伍鳳娟1，王媛媛2
?。ㄎ靼部萍即髮W(xué) 電氣與控制工程學(xué)院，陜西 西安 710054）
摘要：集成電路行業(yè)作為信息產(chǎn)業(yè)的基礎(chǔ)，其應(yīng)用領(lǐng)域上至國防軍工下至家用電器。測試技術(shù)是檢測集成電路質(zhì)量好壞的重要環(huán)節(jié)，對集成電路進(jìn)行測試可有效提高芯片的成品率。測試的主要目的是保證芯片在惡劣環(huán)境下能完全實現(xiàn)設(shè)計規(guī)格書所規(guī)定的功能及性能指標(biāo)。主要論述半導(dǎo)體后道測試對產(chǎn)品工藝的影響，旨在降低測試成本，提高測試質(zhì)量及測試精度。
關(guān)鍵詞：半導(dǎo)體；集成電路測試；量產(chǎn)數(shù)據(jù)；產(chǎn)品工藝
中圖分類號：TN407文獻(xiàn)標(biāo)識碼：ADOI： 10.19358/j.issn.1674 7720.2016.20.008
引用格式：伍鳳娟，王媛媛. 淺析IC測試開發(fā)流程及量產(chǎn)數(shù)據(jù)對產(chǎn)品設(shè)計的影響［J］.微型機與應(yīng)用，2016,35（20）：31 33.
0引言
近年來，我國集成電路產(chǎn)業(yè)已成為半導(dǎo)體行業(yè)所關(guān)注的焦點。其中集成電路測試作為設(shè)計、制造和封裝的有力技術(shù)支撐起著舉足輕重的作用。集成電路測試水平的高低直接決定著集成電路性能、質(zhì)量的好壞，因此受到業(yè)界的高度重視［1］。在集成電路領(lǐng)域，幾乎所有的芯片在出貨之前都要經(jīng)過幾道嚴(yán)格的測試，包括CP測試、FT測試及QA測試。每一道測試都會產(chǎn)生一系列的測試數(shù)據(jù)，由于測試程序通常是由一系列測試項目組成的，從各個方面對芯片進(jìn)行充分檢測，不僅可以判斷芯片性能是否符合標(biāo)準(zhǔn)，是否可以進(jìn)入市場，而且能夠從測試結(jié)果的詳細(xì)數(shù)據(jù)中充分、定量地反映出每顆芯片從結(jié)構(gòu)、功能到電氣特性的各種指標(biāo)。
1集成電路測試開發(fā)流程
集成電路測試主要分為兩大類：參數(shù)測試和功能測試。根據(jù)集成電路設(shè)計和制造過程中對測試的需求，可分為設(shè)計驗證測試、晶圓測試、封裝測試、可靠性測試［2］。針對不同類型的芯片，需要測試的具體項目會有所不同。如：運算放大器類產(chǎn)品通常需要測試靜態(tài)電流ICC、失調(diào)電壓VIO、失調(diào)電流IB、電壓增益GV、電源抑制比PSRR、共模抑制比CMRR等；電源管理類產(chǎn)品需要測試基準(zhǔn)電壓Vref、工作頻率Fosc、啟動電壓Vst、關(guān)斷電壓Vuvlo等。這些測試項是產(chǎn)品電氣特性的直接體現(xiàn)，更是產(chǎn)品質(zhì)量的靈魂［3］。集成電路測試開發(fā)就是針對這些測試項進(jìn)行準(zhǔn)確、快速、穩(wěn)定的測試。具體開發(fā)流程如圖1所示。
（1）測試參數(shù)調(diào)試
利用集成電路專用的測試系統(tǒng)開發(fā)平臺，按照產(chǎn)品設(shè)計指標(biāo)及產(chǎn)品設(shè)計要求完成對待測芯片各測試項的調(diào)試，直至所有測試結(jié)果均分布在產(chǎn)品特性的Limit區(qū)間內(nèi)。集成電路各測試項的測試結(jié)果分布情況如圖2所示。
?。?）測試數(shù)據(jù)比對
取一定數(shù)量的待測芯片，將經(jīng)過測試參數(shù)調(diào)試后所得的測試數(shù)據(jù)與樣品數(shù)據(jù)作差值比對，若差值在容許范圍內(nèi)則測試系統(tǒng)給出的測試結(jié)果為Pass，否則為Fail。測試數(shù)據(jù)與樣品數(shù)據(jù)比對結(jié)果如圖3所示。
?。?）測試波形確認(rèn)
為了確保測試程序正確可靠，需要對波形進(jìn)行確認(rèn)。通常情況下取一顆芯片，針對具體測試項，將通過示波器觀察到的調(diào)試波形與樣品波形作比對，從而確保波形一致性。某芯片的調(diào)試波形與樣品波形的比對圖如圖4所示。
以上三步做完之后，一個基本的測試程序開發(fā)流程就完成了。接下來分析量產(chǎn)測試數(shù)據(jù)對產(chǎn)品工藝的影響。
2集成電路量產(chǎn)測試數(shù)據(jù)對產(chǎn)品工藝的影響
集成電路工藝的不斷演進(jìn)及設(shè)計技術(shù)的不斷提高，使集成電路測試技術(shù)面臨雙重挑戰(zhàn)：制造工藝發(fā)展所帶來的測試質(zhì)量提高（包括新的故障類型、新的測試向量生成方法和可靠性保障等）和設(shè)計規(guī)模不斷發(fā)展所帶來的測試成本增加［4］（包括不斷延長的測試時間、不斷增長的測試數(shù)據(jù)以及對新型測試設(shè)備的要求）。當(dāng)芯片出貨量巨大時，所有這些產(chǎn)品的測試數(shù)據(jù)整合在一起就能夠在很大程度上反映出整個產(chǎn)品在設(shè)計和工藝制造上的一系列問題，而這些問題是難以在實驗室通過對小批量產(chǎn)品進(jìn)行分析所獲得的。很多經(jīng)驗豐富的設(shè)計公司都非常重視對實際量產(chǎn)數(shù)據(jù)的追蹤和分析，通過對這些測試數(shù)據(jù)的合理分析和利用，就能夠找到該產(chǎn)品在設(shè)計和生產(chǎn)工藝上存在的各種問題，從而幫助設(shè)計人員和生產(chǎn)廠改善產(chǎn)品的性能和良率，甚至規(guī)避未來可能出現(xiàn)的產(chǎn)品設(shè)計質(zhì)量隱患。然而，遺憾的是國內(nèi)很多設(shè)計公司往往忽略了這一點，或者即使意識到了量產(chǎn)測試數(shù)據(jù)的重要性，卻也不知道從哪里入手、怎樣去分析這些數(shù)據(jù)。因此，如何分析利用這些數(shù)據(jù)非常重要。
2.1量產(chǎn)數(shù)據(jù)與產(chǎn)品良率的關(guān)系
首先需要糾正的一個誤區(qū)是：很多設(shè)計公司在追蹤產(chǎn)品測試數(shù)據(jù)時只關(guān)心產(chǎn)品最終的良率，這顯然是不夠的。產(chǎn)品的某些突發(fā)工藝問題并不一定直接反映在產(chǎn)品最終良率變化上，所以在觀察產(chǎn)品良率的同時必須追蹤各個fail bin的比例變化。當(dāng)某個fail bin的比例突發(fā)或漸進(jìn)地發(fā)生明顯變化的時候，就需要設(shè)計人員對其進(jìn)行深入調(diào)查，因為這很可能是導(dǎo)致產(chǎn)品品質(zhì)波動的一個重要因素。
其次，測試程序的所有項目中除了純數(shù)字電路的測試只返回Pass/Fail信息外，其他項目結(jié)果往往都含有具體的測試數(shù)值，這些數(shù)據(jù)都反映了一顆芯片自身的某些特性，所以也必須加以恰當(dāng)?shù)赜嬎愫头治?。比較常用的方法除了計算每批產(chǎn)品的各個測試數(shù)值的平均值外，還需要通過計算正態(tài)分布的標(biāo)準(zhǔn)方差來獲得Cp/Cpk值。只有當(dāng)這些統(tǒng)計結(jié)果和歷史數(shù)據(jù)都基本吻合時，才可以大致認(rèn)為該產(chǎn)品的品質(zhì)是可接受和可控的。實驗證明，為保證產(chǎn)品良率，應(yīng)盡量使Cp>3.3、Cpk>1.3，否則很可能會導(dǎo)致良率低下或不穩(wěn)定造成的各種損失。
最后，通常會被嚴(yán)重忽略卻又至關(guān)重要的一項指標(biāo)是結(jié)果一致性確認(rèn)。很多產(chǎn)品由于出貨量巨大，往往需要多臺測試機同時進(jìn)行測試，每臺測試機有多個測試工位［5］。由于硬件有可能發(fā)生各種異常甚至事故，影響測試結(jié)果，因此測試人員必須隨時確認(rèn)各臺測試機以及測試工位之間的測試結(jié)果是否一致［6］。通常情況下，某臺設(shè)備的某個工位發(fā)生問題導(dǎo)致良率下降往往會被總體良率數(shù)據(jù)所“淹沒”。若測試人員只關(guān)注總體良率的變化而不注重硬件之間的結(jié)果一致性指標(biāo)，這些問題就會被忽略，從而導(dǎo)致經(jīng)濟上的一系列損失。
2.2Wafer級別CP測試數(shù)據(jù)分析
與基于分離芯片的FT測試最大的不同是：CP測試是以Wafer為基本單位的，其測試結(jié)果數(shù)據(jù)不僅僅是每個die的測試結(jié)果，還包含了各個數(shù)據(jù)在整個Wafer甚至整個Lot內(nèi)的分布信息［7］。這些信息是和硅片加工的工藝條件緊密結(jié)合的，能夠給設(shè)計人員和工藝工程師提供大量的量產(chǎn)信息，這是FT測試結(jié)果所望塵莫及的。
最典型的一個CP數(shù)據(jù)分析方法是對Wafer面內(nèi)測試結(jié)果分布傾向的統(tǒng)計。由于單枚Wafer的面內(nèi)測試結(jié)果分布受隨機因素影響較大，因此將多枚Wafer的數(shù)據(jù)根據(jù)MAP圖疊加在一起進(jìn)行統(tǒng)計和計算［8］。圖5所示為某款芯片的CP測試良率面內(nèi)分布示意圖。由圖可明顯看出該Wafer中間良率和周邊良率的不同，通過此信息可反推生產(chǎn)工藝上存在的問題，然而這些重要現(xiàn)象僅靠觀察每片Wafer的整體良率是無法及時發(fā)現(xiàn)的。
此外，還要確認(rèn)Wafer之間以及Lot之間測試數(shù)據(jù)的變化。該指標(biāo)可直接反映出Wafer之間的生產(chǎn)工藝穩(wěn)定性，若Fab廠的生產(chǎn)工藝不穩(wěn)定或發(fā)生過突發(fā)事故，就很容易從這個指標(biāo)看出問題所在。圖6為Lot內(nèi)25枚Wafer的良率分布圖。
圖6（a）中，除了良率波動較大以外，很難看出其他的相關(guān)信息，而從圖6（b）中就很容易發(fā)現(xiàn)Wafer的良率在單數(shù)枚和偶數(shù)枚上的明顯差距：單數(shù)13枚Wafer的平均良率為97.29%，而偶數(shù)12枚Wafer的良率只有94.16%。如果產(chǎn)品工程師對Fab工藝有足夠了解，就可以從數(shù)據(jù)上推測，良率問題很可能和生產(chǎn)線上某臺雙腔設(shè)備故障有關(guān)。因為如果設(shè)備有兩個腔對Wafer進(jìn)行單枚輪流作業(yè)（比如一些干刻和CVD設(shè)備），必然是單數(shù)枚Wafer在一個腔加工而雙數(shù)枚在另一個腔加工，一旦某個腔內(nèi)工藝條件出現(xiàn)問題，就會發(fā)生上述良率分布異常的現(xiàn)象。可見， Wafer間良率變化對產(chǎn)品工藝影響很大。
3結(jié)論
在集成電路測試開發(fā)初期，要根據(jù)測試流程嚴(yán)格比對確認(rèn)，確保測試開發(fā)的可靠性、精度及穩(wěn)定性。只有在前期進(jìn)行足夠的驗證工作，才能在正式量產(chǎn)中做到高質(zhì)量、低成本。同時，作為信息寶庫重要數(shù)據(jù)的量產(chǎn)測試數(shù)據(jù)往往被很多設(shè)計公司所忽視，因此要高度重視對量產(chǎn)測試數(shù)據(jù)的分析，及時預(yù)判可能出現(xiàn)的異常信息并做出改進(jìn)，從而提高產(chǎn)品工藝及質(zhì)量。
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