1. 簡介
MIPS科技是知名的致力于開發(fā)和授權(quán)高性能處理器內(nèi)核以及32位和64位架構(gòu)的公司。作為數(shù)字家庭和網(wǎng)絡(luò)領(lǐng)域中的市場領(lǐng)先者，MIPS架構(gòu)亦已在32位微控制器（MCU）領(lǐng)域大量應(yīng)用，與基于ARM架構(gòu)的內(nèi)核產(chǎn)品相比，可提供性能更高、功能更豐富且功耗更低的解決方案。
MCU廣泛應(yīng)用于各種市場應(yīng)用，包括以工業(yè)、自動化、汽車、消費電子以及以無線通信為代表的前沿技術(shù)。在這些類型的應(yīng)用中，MCU的運用使得對嵌入式處理器內(nèi)核的需求不斷增長，同時要求嵌入式處理器內(nèi)核提供更高效的性能、更快的實時響應(yīng)、更低的功耗以及廣泛的生態(tài)系統(tǒng)支持。這些需求來源于各種新挑戰(zhàn)，包括需要運行更復雜的RTOS控制軟件，以及集成更高速的通信接口與更復雜的接口。
32位MCU正逐步為下一代應(yīng)用提供解決方案。Semico Research Corp.預測32位MCU產(chǎn)品出貨量的年復合增長率（compound annual growth rate，CAGR）在未來幾年為18%，在2014年出貨量將達到25.73億件。
選擇正確的處理器架構(gòu)是使MCU產(chǎn)品達到性能、成本和上市時間目標的關(guān)鍵決策條件。本文將對MIPS®處理器內(nèi)核中實現(xiàn)的設(shè)計功能進行介紹，這些功能對其達到業(yè)界領(lǐng)先的性能起到了關(guān)鍵作用。此外，我們將對基于MIPS和ARM架構(gòu)（兩種最流行的嵌入式處理器架構(gòu)）的MCU設(shè)計解決方案進行比較。我們的分析將會證明，MIPS提供的解決方案性能更高、功耗更低且具有更先進的功能和卓越的開發(fā)支持。
2. MIPS架構(gòu)2. MIPS架構(gòu)
MIPS架構(gòu)于20世紀80年代早期在斯坦福大學誕生，是基于簡潔的加載/存儲RISC（精簡指令集計算）技術(shù)的架構(gòu)。RISC技術(shù)實現(xiàn)了簡單但全面的指令集，并使用深度指令流水線，與以前的CISC（復雜指令集計算）架構(gòu)相比，可獲得更快的執(zhí)行速度和更高的性能。相比較而言，ARM架構(gòu)基于混合的RISC/CISC架構(gòu)，其設(shè)計復雜，且實現(xiàn)高級別性能的能力有限。
自1985年第一塊MIPS處理器（R2000）問世以來，MIPS架構(gòu)始終在不斷地完善。指令集架構(gòu)（Instruction Set Architecture，ISA）在經(jīng)過幾次修訂后得到擴展，其性能也相應(yīng)提高。目前版本包括32位和64位的MIPS32Ò和MIPS64Ò架構(gòu)。除了基于MIPS32開發(fā)一系列32位處理器內(nèi)核之外，MIPS還對MIPS32和MIPS64架構(gòu)進行授權(quán)。這些架構(gòu)的授權(quán)用戶包括Broadcom、Cavium Networks、LSI Logic、NetLogic Microsystems、Renesas Electronics、Sony、Toshiba、中科院計算所和北京君正等，它們正積極地推出適用于數(shù)字家庭、網(wǎng)絡(luò)、單片機和其他應(yīng)用的MIPS-Basedä產(chǎn)品。這些基于MIPS的產(chǎn)品合計年出貨量超過6億件。
圖1：MIPS科技架構(gòu)和ASE
圖1顯示了市面上MIPS架構(gòu)系列的組成部分。標準MIPS32/64架構(gòu)可通過可選的特定應(yīng)用擴展（Application Specific Extension，ASE）來擴充功能，包括MIPS16e®、SmartMIPS®、DSP、3D和多線程。這些ASE旨在分別針對特定應(yīng)用提供增強功能。例如，DSP ASE通過增強軟硬件功能，加速了MIPS處理器內(nèi)核設(shè)計中的信號處理功能。類似地，MIPS16e是將“最經(jīng)常”使用的MIPS32指令解碼為相應(yīng)的16位等效指令后所組成的指令集。與MIPS32相比，MIPS16e可壓縮應(yīng)用程序代碼，使其占用較少的存儲器容量，同時通過減少存儲器帶寬和縮短執(zhí)行時間來保持高性能。圖1中所示的每種ASE均有助于提高目標處理器內(nèi)核的特定于應(yīng)用的性能。
MIPS科技最近推出的microMIPS™是一套完整獨立的指令集架構(gòu)（ISA），同時包含16位和32位指令，旨在使軟件代碼密度和執(zhí)行吞吐量最大化。microMIPS可至少將代碼長度減少30%，并且執(zhí)行性能幾乎與MIPS32相同。microMIPS 集成于MIPS32 M14K™和M14Kc™處理器內(nèi)核中，這些內(nèi)核是為MCU和嵌入式控制器SoC的設(shè)計而開發(fā)的。
通過MIPS32/64架構(gòu)中實現(xiàn)的先進技術(shù)及其處理器內(nèi)核中包含的先進功能，MIPS ISA標準軟件平臺超越了競爭對手的解決方案并提供了更大的靈活性和持續(xù)改進的空間。
2.1 MIPS架構(gòu)性能
從高端多核解決方案到緊湊型內(nèi)核，所有MIPS處理器內(nèi)核均基于相同的高性能MIPS32基礎(chǔ)架構(gòu)進行設(shè)計。
MIPS內(nèi)核的主要性能改進來自于內(nèi)核執(zhí)行單元的功能增強，通過實現(xiàn)較長的流水線級數(shù)、超標量和多線程微架構(gòu)來提高處理器的最大工作時鐘頻率。通過在標準架構(gòu)中加入高速存儲器接口、高效緩存控制器、存儲器管理單元、大量寄存器組以及浮點加速器等設(shè)計功能來獲得附加性能。
MIPS32架構(gòu)標配32個通用寄存器（General Purpose Register，GPR），其中每個寄存器的位寬為32位。在芯片設(shè)計階段可以對MIPS配置更多的通用寄存器組（每組32個），用作附加數(shù)據(jù)存儲或者分配給專用向量中斷控制器邏輯的“影子寄存器”，在傳統(tǒng)軟硬件方法的基礎(chǔ)上可顯著減少中斷延時和現(xiàn)場切換時間。
利用硬件乘除單元（Multiply Divide Unit，MDU）以及多個帶符號/無符號乘法、除法和乘加（MAC）指令的軟件支持，可有效提高MIPS32架構(gòu)的信號處理性能。MIPS架構(gòu)對MDU采用獨立的流水線，使其可以與整數(shù)流水線并行工作。
2.2 比較MIPS與ARM的性能特點
以RISC技術(shù)為基礎(chǔ)，并與可擴展的硬件和軟件設(shè)計相結(jié)合，MIPS架構(gòu)比ARM架構(gòu)提供了更高性能、更低功耗和更為緊湊的設(shè)計。MIPS起源于高性能工作站和服務(wù)器的設(shè)計，而ARM的初衷是針對低端移動系統(tǒng)開發(fā)的基本內(nèi)核。MIPS以其高性能產(chǎn)品的開發(fā)經(jīng)驗和設(shè)計優(yōu)勢進入主流嵌入式系統(tǒng)市場。而ARM傳統(tǒng)架構(gòu)中延續(xù)的種種方面限制其所能達到的性能等級，這使其與MIPS相比處于不利地位。
MIPS32 4K®處理器內(nèi)核（包括MIPS32 M4K®內(nèi)核）比同級的ARM Cortex-M系列內(nèi)核的性能更加優(yōu)良，應(yīng)用程序的運行速度更快。一部分原因是采用了更高效的MIPS ISA和經(jīng)過優(yōu)化的軟件工具，但主要原因是MIPS架構(gòu)優(yōu)越的設(shè)計功能，可實現(xiàn)更高的性能和執(zhí)行效率，包括對單片機設(shè)計中實現(xiàn)的典型功能進行加速。例如：
- MIPS內(nèi)核包含32個GPR，而ARM內(nèi)核只包含16個GPR。這減少了寄存器溢出，從而實現(xiàn)更高的性能。
- MIPS內(nèi)核包含影子寄存器組，而ARM內(nèi)核不包含。使用影子寄存器可以加速中斷處理的保存/恢復功能，從而使現(xiàn)場切換和中斷延時占用更少的周期。
- MIPS架構(gòu)主要執(zhí)行單操作指令，而ARM指令在寫入GPR之前執(zhí)行多次操作（例如，移位操作數(shù)、運算、檢查條件位以及其他操作）。這使得MIPS可以更容易地達到較高的時鐘頻率。
- 與ARM相比，MIPS架構(gòu)工作時采用的存儲器尋址模式更簡單，從而更容易達到較高的時鐘工作頻率。
- MIPS架構(gòu)的預測執(zhí)行較少，這最大程度地降低了邏輯復雜性，并使MIPS內(nèi)核可達到較高的頻率。
- M4K和M14K無需分支預測。而ARM內(nèi)核采用復雜的分支預測邏輯。
- MIPS架構(gòu)實現(xiàn)了帶延遲的分支，而ARM架構(gòu)未實現(xiàn)，因此在短流水線設(shè)計時MIPS可實現(xiàn)更高的效率。
- MIPS同時提供32位和64位架構(gòu)，均可向下兼容并且更高性能的MIPS64也提供向下兼容。而ARM只提供32位架構(gòu)，并且不是所有版本都支持向下兼容。
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3. 專為高性能MCU設(shè)計的處理器內(nèi)核
在2002年，MIPS科技推出了M4K內(nèi)核，這是一款高性能的綜合性處理器內(nèi)核，專為MCU和小尺寸嵌入式控制器設(shè)計而進行了優(yōu)化。作為4K系列內(nèi)核（已擁有超過120家被授權(quán)商）的成員之一，M4K已授權(quán)于近30家公司，其作為控制器而被廣泛應(yīng)用于移動手機、DTV、電纜調(diào)制解調(diào)器、GPS和數(shù)碼相機系統(tǒng)中。此外，M4K內(nèi)核在Microchip Technology的32位PIC32系列MCU產(chǎn)品中作為標準微控制器實現(xiàn)。
M4K內(nèi)核的一系列設(shè)計功能提供了一流的性能，明顯優(yōu)于ARM Cortex-M系列處理器。
3.1 M4K執(zhí)行流水線
M4K內(nèi)核的性能可達到1.5 DMIPS/MHz，而按照ARM網(wǎng)站所列，Cortex-M3的性能只能達到1.25 DMIPS/MHz，大約比M4K低20%。（ARM Cortex-M0的性能甚至低至0.9 DMIPS/MHz，比MIPS32 M4K內(nèi)核低40%。Cortex-M0還具有眾多其他限制，我們將在后文介紹。）換句話說，Cortex-M3需要將時鐘頻率提高20%才能達到與M4K內(nèi)核相同的性能，但這樣做的后果是產(chǎn)生額外的功耗。
類似地，如第4節(jié)所述，M4K內(nèi)核運行CoreMark基準測試的結(jié)果是2.297 CM/MHz，比同級的基于Cortex-M3的解決方案高出20-30%。MIPS注意到越來越多的人接受了CoreMark基準測試，因為與Dhrystone DMIPS相比，其對于CPU性能的測量更精確。
M4K的執(zhí)行單元采用5級流水線微架構(gòu)（如圖2所示），而Cortex-M3內(nèi)核的執(zhí)行建立在3級流水線架構(gòu)上。M4K內(nèi)核的更深層流水線使其可工作于更高的最大時鐘頻率，這樣每秒可處理更多指令，從而實現(xiàn)比Cortex-M3更高的性能和執(zhí)行效率。
在M4K內(nèi)核中，所有ALU和移位運算都在單個周期內(nèi)完成。流水線中含有旁路邏輯，可提供對數(shù)據(jù)的快速訪問，讓數(shù)據(jù)在流水線執(zhí)行完成前供下一個指令調(diào)用。這使得執(zhí)行特定任務(wù)所需的周期數(shù)減少，因而性能得以提高。
圖2：M4K內(nèi)核5級流水線
3.2 系統(tǒng)協(xié)處理器（CP0）
系統(tǒng)協(xié)處理器（CP0）是MIPS架構(gòu)所特有的，可以在M4K內(nèi)核中找到。CP0作為輔助執(zhí)行單元工作，可減少內(nèi)核資源的某些管理操作（包括異常處理和存儲器管理），從而提高內(nèi)核性能。
3.3 通用寄存器（GPR）和影子寄存器
M4K內(nèi)核提供一個配置選項，可將GPR的數(shù)量增加到最多16組，且每組都有完整的32個寄存器。這些GPR可在片上存儲參數(shù)和操作數(shù)，從而減少存儲器轉(zhuǎn)移開銷并減少指令周期。這對增加計算吞吐量有著積極作用。
如前文所述，使用GPR作為影子寄存器可以減少服務(wù)中斷（MCU系統(tǒng)中的常見事件）所產(chǎn)生的開銷，從而提高系統(tǒng)性能。
當處理中斷或異常時，M4K內(nèi)核會決定使用哪個影子寄存器組并使其成為激活的GPR組，以允許中斷向量繼續(xù)執(zhí)行。此過程完全不需要現(xiàn)場保護或恢復周期，因為指定的中斷服務(wù)程序是當前激活的影子寄存器的唯一所有者。這意味著不僅在中斷或異常代碼實際開始執(zhí)行前不會浪費時間，而且自上一次異?；蛑袛嗍录せ钜詠淼募拇嫫鲀?nèi)容都會被保留。這會節(jié)省從SRAM空間重新獲取特定值的時間。
3.4 MDU
M4K內(nèi)核中的高性能MDU可在一個周期內(nèi)完成一次32x16位乘法（或MAC指令）。在兩個周期內(nèi)完成32x32位乘法/MAC運算。
MDU有自己的專用功能單元，可獨立于內(nèi)核執(zhí)行流水線進行工作。任何乘法/除法指令都會被送到MDU，這樣內(nèi)核流水線可并行處理其他操作，例如需要ALU、加載/存儲和移位運算的指令。M4K內(nèi)核中的MDU具有使信號處理運算加速的優(yōu)勢，例如FFT、FIR和IIR這些在工業(yè)和網(wǎng)絡(luò)型應(yīng)用中通常由單片機執(zhí)行的濾波計算。以M4K加速DSP型函數(shù)的能力為例，PIC32在80MHz的頻率下運行256點的16位radix-4 FFT運算需要22K個周期，共花費283ms，比基于Cortex-M3的單片機STM32少用14%的周期。
3.5 SRAM接口
訪問代碼和數(shù)據(jù)的速度快慢對處理器性能有明顯影響。設(shè)計人員致力于設(shè)計一種存儲器接口，使可用帶寬最大化且最大程度地降低延遲，目標是實現(xiàn)0等待狀態(tài)的數(shù)據(jù)傳送。MIPS架構(gòu)采用靈活的存儲器總線結(jié)構(gòu)，允許從高速閃存或高性能片上SRAM中執(zhí)行代碼。M4K內(nèi)核集成了一個用于指令和數(shù)據(jù)存儲器的高速、低延時SRAM接口。該接口支持單周期和多周期存儲器訪問。M4K SRAM接口可工作在雙模式或統(tǒng)一模式下。雙模式提供最高的性能，并具有控制數(shù)據(jù)（D-SRAM）和指令（I-SRAM）的獨立總線。雙模式允許在I-SRAM和D-SRAM接口上同時執(zhí)行數(shù)據(jù)傳輸，以消除公用總線接口上可能產(chǎn)生的沖突現(xiàn)象。
I-SRAM接口能夠重新定向信號輸入，必要時允許將D-SRAM讀周期重新定向到I側(cè)。這樣便可實現(xiàn)改良的哈佛架構(gòu)（這是基于MCU的系統(tǒng)的常規(guī)特性），允許將非易失性數(shù)據(jù)存儲在程序存儲器中。
SRAM接口可在M4K內(nèi)核的5級流水線中的任意位置中止指令事務(wù)。這樣便可從外部系統(tǒng)控制器對外部事件（例如中斷請求或通過EJTAG調(diào)試接口發(fā)出的請求）做出立即響應(yīng)。在處理典型單片機應(yīng)用的高決定性操作時，對外部中斷事件的快速響應(yīng)至關(guān)重要。
SRAM接口還可中止延時較長的數(shù)據(jù)傳輸。在處理典型單片機應(yīng)用的高決定性操作時，對外部中斷事件的快速響應(yīng)至關(guān)重要。
M4K內(nèi)核中的SRAM接口是一個高速、易用且可靈活配置的存儲器接口，其中大多數(shù)傳輸可在一個時鐘周期內(nèi)完成。它除處理指令和數(shù)據(jù)存儲器之外不會產(chǎn)生任何額外的協(xié)議或信號開銷，這使芯片設(shè)計人員可充分利用M4K內(nèi)核的最大性能。
Cortex-M3則沒有如此全面的存儲器控制功能，因此在性能上不如M4K內(nèi)核。
3.6 CorExtend™
CorExtend是MIPS32架構(gòu)的另一個獨特功能，它為開發(fā)人員提供了產(chǎn)品差異化和定制功能。它是一個配置選項，通過用戶定義指令（User Defined Instructions，UDI）與定制硬件的結(jié)合來擴展內(nèi)核指令集。設(shè)計人員可通過CorExtend為內(nèi)核增加功能，在目標應(yīng)用中對成為瓶頸的特定應(yīng)用功能進行加速，從而提高系統(tǒng)的整體性能。在典型MCU環(huán)境中，CorExtend可用于設(shè)計專用圖形控制器、TCP/IP加速器、定制安全/加密邏輯、無線基帶控制或其他實時控制接口等。CorExtend與內(nèi)核流水線協(xié)同工作，如圖3所示。CorExtend的功能與MIPS32完全兼容，并且所有領(lǐng)先的MIPS兼容開發(fā)工具均能支持。
圖3：CorExtend流水線結(jié)構(gòu)
4. 性能基準測試
CoreMark是EEMBC開發(fā)的開源基準測試工具，專為測試處理器內(nèi)核的性能而設(shè)計。CoreMark的架構(gòu)可將處理器內(nèi)核與任何相關(guān)系統(tǒng)隔離，包括存儲器子系統(tǒng)的影響以及編譯器可能使出的“優(yōu)化把戲”。CoreMark可測試處理器流水線以及常用功能（包括讀/寫、整數(shù)和控制操作）的性能。因此，它提供的測試結(jié)果中的人為影響要比其他基準測試少，更接近處理器內(nèi)核的真實性能。
源自CoreMark網(wǎng)站所述：“測試內(nèi)容實際由多個常用算法組成，包括矩陣操作（允許使用MAC和常用數(shù)學運算）、鏈表操作（執(zhí)行指針的常規(guī)用途）、狀態(tài)機操作（數(shù)據(jù)相關(guān)分支的常規(guī)用途）以及循環(huán)冗余校驗（CRC是嵌入式應(yīng)用中很常用的功能）”。
圖4比較了一些基于MIPS M4K和ARM Cortex-M3及M0的MCU的數(shù)據(jù)，這些數(shù)據(jù)取自CoreMark公開網(wǎng)站。
圖4：M4K PIC32與ST和NXP Cortex-M器件的CoreMark比較結(jié)果
工作在80MHz下的M4K PIC32采用2等待狀態(tài)的存儲器，其性能優(yōu)于競爭對手的采用0等待狀態(tài)存儲器的Cortex-M3和M0器件，具體數(shù)據(jù)為：
- 比工作在120MHz下的STM32F高20%
- 比工作在72MHz下的STM32F高50%
- 比工作在100MHz下的LPC1768高31%
- 比工作在50MHz下的LPC1113高63%
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5. 低功耗與緊湊設(shè)計
典型SoC的大部分功耗和面積來自于處理器內(nèi)核外部的存儲器、外設(shè)和控制邏輯。然而MIPS科技明白，在單片機設(shè)計中，除了最佳的性能效率外，芯片成本和功耗也是產(chǎn)品取得成功的關(guān)鍵因素。MIPS在處理器內(nèi)核設(shè)計中加入了特定功能，以最大程度地減少面積和功耗，本節(jié)將介紹其中一些功能。MIPS科技通過提供最佳的面積和功耗解決方案鞏固了其在性能上的領(lǐng)先地位，具體內(nèi)容將通過以下幾節(jié)中M4K與Cortex-M3的比較結(jié)果為您展示。
5.1 低功耗特性
M4K微架構(gòu)的高性能允許應(yīng)用工作于比其他內(nèi)核更低的時鐘頻率。功耗與頻率成正比，因此降低頻率就是降低功耗。如前文所述，M4K內(nèi)核的處理性能至少比Cortex-M3高20%，即功率效率（DMIPS/mw）更為出色，這意味著完成同一項作業(yè)需要的功耗更低。M4K內(nèi)核的高性能有助于降低功耗，因為它可以更快地完成任務(wù)，從而有更多時間處于低功耗（空閑）狀態(tài)下。
M4K內(nèi)核是可綜合設(shè)計，在不同低功耗工藝和物理庫之間可任意移植。該內(nèi)核是靜態(tài)設(shè)計，允許時鐘實時變化（需要時降至較低頻率）。它甚至支持時鐘停止，這會將功耗降至最低的uW級別（這種情況下的功耗主要取決于工藝上的漏電流）。
M4K內(nèi)核提供多種功耗管理功能，通過使用微調(diào)時鐘門控來控制動態(tài)功耗并支持掉電模式。M4K內(nèi)核的大部分功耗來自于時鐘邏輯和寄存器。在整個M4K內(nèi)核中大量采用時鐘門控，這可以提供一種有效的機制，即對于內(nèi)核中的選定區(qū)域，當不使用時可將其關(guān)閉。M4K內(nèi)核還提供一種機制，即使用內(nèi)部寄存器通過特定WAIT指令控制內(nèi)核進入低功耗和休眠模式。當執(zhí)行WAIT指令時，內(nèi)部時鐘暫停，流水線凍結(jié)。任何中斷或復位都將使內(nèi)核退出休眠模式并恢復正常工作。
這些有效的功耗管理功能，連同低功耗設(shè)計工具的支持，都有助于顯著降低動態(tài)功耗。與來自ARM網(wǎng)站的數(shù)據(jù)相比，在相似的配置和頻率下，我們發(fā)現(xiàn)在采用180 nm制程時，M4K內(nèi)核與Cortex-M3的動態(tài)功耗（mW/MHz）相似。
但采用90 nm制程時，工作在50 MHz且經(jīng)面積優(yōu)化的Cortex-M3的功耗為0.10 mW/MHz，額定功效為12.5（DMIPS/mW）。在相同的90 nm節(jié)點以及更高的200 MHz時鐘頻率和經(jīng)面積優(yōu)化的配置下，M4K的功耗僅為0.04 mW/MHz：與Cortex-M3相比，功耗降低60%，而功效是其2倍。
M4K內(nèi)核在130 nm制程時顯示出相似的低功耗特性。由于沒有Cortex-M3在130 nm制程下的數(shù)據(jù)可供比較，因此下面我們只給出M4K在130 nm制程下的功耗數(shù)據(jù)：
- 在最大頻率216 MHz以及經(jīng)速度優(yōu)化的配置下，功耗為0.17 mW/MHz
- 在100 MHz頻率以及經(jīng)面積優(yōu)化的配置下，功耗為0.06 mW/MHz
5.2 小尺寸特性
M4K內(nèi)核是高效、高度可配置且靈活的處理器內(nèi)核。圖5顯示了M4K內(nèi)核中的可選模塊，包括調(diào)試/跟蹤（ETAG）、CP2協(xié)處理器接口和CorExtend擴展。MIPS16e ASE指令解碼器是可選的。
圖5：M4K內(nèi)核框圖
為減少門數(shù)規(guī)模，M4K內(nèi)核提供了一組全面的配置選項。可配置選項包括使能/禁止調(diào)試功能、設(shè)置調(diào)試/跟蹤斷點的數(shù)量和類型、快速或慢速MDU、設(shè)置GPR寄存器的數(shù)量以及統(tǒng)一或合并數(shù)據(jù)和地址SRAM接口統(tǒng)一或分離。
這些配置選項綜合用于實現(xiàn)速度或面積優(yōu)化，以滿足所需的應(yīng)用目標頻率，同時生成最小尺寸和最低門數(shù)。內(nèi)核面積取決于工藝、單元庫和目標性能。要對M4K與Cortex-M3在內(nèi)核面積方面進行有意義的比較，應(yīng)該考慮到這些因素。不過M4K內(nèi)核的門數(shù)可低至33K，那么即便不考慮其功能多于Cortex-M3，M4K內(nèi)核的尺寸仍比Cortex-M3小。
6. 生態(tài)系統(tǒng)
SoC開發(fā)環(huán)境（包括硬件/軟件調(diào)試工具和其他第三方解決方案）是處理器選型中的重要考慮因素。
MIPS科技擁有一個專門團隊，提供一系列硬件和軟件開發(fā)工具，幫助設(shè)計人員在SoC中成功集成和測試MIPS處理器內(nèi)核，并在目標系統(tǒng)應(yīng)用中驗證其工作情況。這些工具包括System Navigator™ EJTAG仿真器、支持RTOS和Linux系統(tǒng)的GNU軟件工具鏈、用于軟件評估和協(xié)同模擬的周期精確與指令精確的模擬器、基于FPGA的開發(fā)/評估板和Navigator集成開發(fā)環(huán)境元件套件（ICS），以及基于Eclipse且與其他MIPS工具完全整合的開發(fā)環(huán)境。
圖6：System Navigator調(diào)試探針和SEAD3開發(fā)板
此外，MIPS科技還建立了MIPS聯(lián)盟計劃（MAP），以支持其廣泛的第三方生態(tài)系統(tǒng)。MAP是一個由100多個合作伙伴組成的群體，提供了數(shù)百種支持MIPS架構(gòu)和處理器內(nèi)核的解決方案。對于那些想通過MIPS兼容工具縮短上市時間的設(shè)計人員以及以各種市場應(yīng)用（包括MCU）為目標的解決方案來說，該生態(tài)系統(tǒng)是一個很好的資源。
MIPS生態(tài)系統(tǒng)已發(fā)展成為一個豐富且多元化的基礎(chǔ)結(jié)構(gòu)支持，包括合作伙伴提供的OS、RTOS、硬件調(diào)試工具、軟件開發(fā)產(chǎn)品、應(yīng)用軟件、EDA工具、物理IP和其他特定應(yīng)用的相關(guān)產(chǎn)品。對于MCU開發(fā)，可從多家廠商獲得生態(tài)系統(tǒng)的支持示例。以下是一些提供MCU支持的MIPS聯(lián)盟合作伙伴：
- RTOS廠商，例如Express Logic、Mentor Graphics、Micrium、Segger、Green Hills Software、Wind River、CMX和FreeRTOS
- 提供調(diào)試探針和仿真器的廠商，例如：Ashling、Lauterbach、Macraigor和Corelis
- 提供軟件開發(fā)工具的廠商，例如：CodeSourcery、Green Hills、Mentor Graphics和Hi-Tech
- 提供模擬模型的廠商，例如：Carbon和Imperas
- 提供SoC IP的廠商，例如：Sonics、Dolphin和Denali
- 提供EDA/ESL工具的廠商，例如：Synopsys、Cadence和Magma
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7. MIPS32 M14K 內(nèi)核
MIPS科技最近推出了兩款屬于MIPS32 4K內(nèi)核系列的新處理器內(nèi)核，繼續(xù)在單片機以及其他高性能、緊湊尺寸和成本敏感型嵌入式應(yīng)用方面不斷創(chuàng)新。MIPS32 M14K與M14Kc內(nèi)核采用雙解碼器設(shè)計，包含MIPS32和microMIPS指令解碼器。這兩個內(nèi)核是首批采用microMIPS指令集的MIPS32兼容內(nèi)核。microMIPS可以使性能等級在高代碼密度下不打折扣：至少減少30%的代碼長度，同時保持MIPS32的性能。
M14K內(nèi)核的設(shè)計采用與M4K內(nèi)核相同的高性能5級流水線架構(gòu)。M14K處理器內(nèi)核是M4K內(nèi)核的超集，它在保留M4K內(nèi)核的所有功能的同時還增加了用于減少中斷延時、加速訪問閃存代碼以及增強中斷處理能力的功能。此外，M14K內(nèi)核還提供一組全面的高級調(diào)試/評估功能和一個標準AHB接口。
圖7：M14K內(nèi)核框圖
M14K內(nèi)核具有M4K內(nèi)核相對于Cortex-M3的所有優(yōu)勢：更高的性能、更低的功耗、更小的尺寸以及更高的可配置性和靈活性。此外，M14K內(nèi)核還有更多方面優(yōu)于Cortex-M系列，詳細內(nèi)容如表1所示。
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特性
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MIPS M14K
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Cortex-M3
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Cortex-M0
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架構(gòu)
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哈佛架構(gòu)
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哈佛架構(gòu)
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馮·諾依曼架構(gòu)
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流水線
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5級流水
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3級流水
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3級流水
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指令集
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MIPS32
microMIPS
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Thumb-2
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Thumb
Thumb-2子集
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兼容傳統(tǒng)32位
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Y - MIPS32
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N
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N
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指令數(shù)
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300+
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155
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56
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DMIPS性能
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1.5 DMIPS/MHz
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1.25 DMIPS/MHz
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0.9 DMIPS/MHz
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CoreMark性能
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2.36
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1.76
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1.6
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內(nèi)核寄存器數(shù)目
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32
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16
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13
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最多寄存器組數(shù)
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16
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1
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1
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中斷控制
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Y - 內(nèi)部和外部
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Y － 內(nèi)部NMC
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32
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優(yōu)先級級數(shù)
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8
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4
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4
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中斷響應(yīng)延遲
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10 cycles
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16 cycles
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16 cycles
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中斷嵌套
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Y
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Y
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Y
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原子操作
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Y
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Y
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N
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指令跟蹤
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Y
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N
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N
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PC采樣
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Y
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N
|
N
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性能計數(shù)
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Y
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N
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N
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快速調(diào)試通道
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Y
|
N
|
N
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乘/除單元
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Y
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Y
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只有乘法
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最大本地代碼RAM
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4 GB
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1 GB
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None
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最大本地數(shù)據(jù)RAM
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4 GB
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1 GB
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None
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奇偶校驗
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可選
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N
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N
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快速SRAM接口
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Y
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N
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N
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Flash存儲器預取
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Y
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N
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N
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MMU
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Y－FMT
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可選
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可選
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總線接口
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AHB Lite
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AHB Lite
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AHB Lite
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協(xié)處理器接口
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Y
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N
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N
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用戶指令支持
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Y
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N
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N
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表1：M14K、Cortex–M3和Cortex-M0的功能比較
Cortex-M0簡介：Cortex-M0采用ARMv6M版的架構(gòu)，。它實質(zhì)上是加入了一些Cortex-M3功能的ARM7，采用3級流水線，性能為0.9 DMIPS/MHz，低于Cortex-M3的性能。
Cortex-M0可執(zhí)行總共56條Thumb和Thumb-2指令，其中僅有6條為32位指令。大多數(shù)針對Cortex-M3編寫的代碼，必須經(jīng)過修改才能在Cortex-M0上運行。
Cortex-M0與ARM7一樣，重新采用了馮諾伊曼架構(gòu)。Cortex-M0不支持局部存儲器，而是通過AHB總線從主存儲器訪問代碼和數(shù)據(jù)，這會明顯降低性能，因為在數(shù)據(jù)傳送完成前需要額外的等待狀態(tài)。
完整的Cortex-M0大小大約為24K門。盡管尺寸很小，但缺少許多M4K或M14K內(nèi)核（經(jīng)面積優(yōu)化配置，約33K門）所具有的標配功能和性能。Cortex-M0在性能和功能上的損失與節(jié)省的面積相比并不劃算。
8. 結(jié)論
MIPS科技是公認的為數(shù)字家庭和網(wǎng)絡(luò)市場領(lǐng)域提供高性能和高效應(yīng)用產(chǎn)品的供應(yīng)商。針對單片機設(shè)計人員所面臨的技術(shù)挑戰(zhàn)，特別增強了標準MIPS架構(gòu)的功能，并提供優(yōu)于ARM Cortex-M系列產(chǎn)品特性，如更出眾的性能、更低的功耗以及更高級的功能。
M4K和M14K內(nèi)核的效率和可配置性為MCU和嵌入式控制器的設(shè)計人員提供了“以一替三”的方案：M4K/M14K內(nèi)核具有比Cortex-M3、M0或M1更強大的性能和功能，可替代任何一款內(nèi)核使用。
當今越來越多的MCU應(yīng)用需要具備高性能、低功耗和實時響應(yīng)的特性，因而采用32位處理器架構(gòu)是最佳選擇。
下面的總結(jié)有助你透過廣告看事實，并且提供選擇MIPS處理器內(nèi)核時應(yīng)考慮的關(guān)鍵因素：
-
性能
- MIPS M4K和M14K內(nèi)核采用5級流水線架構(gòu)，性能達到1.5 DMIPS/MHz。ARM Cortex-M3和M0為3級流水線設(shè)計，性能分別為1.25和0.9 DMIPS/MHz，比M4K/M14K的性能低20%和60%。
- 在180和90 nm制程下，M4K和M14K內(nèi)核可達到的最大時鐘頻率比同等配置的Cortex-M3內(nèi)核高20%。
- 即使在時鐘頻率降低33%（80MHz對比120MHz）并使用慢速存儲器（2等待狀態(tài)閃存對比0等待狀態(tài)閃存）的情況下，MIPS M4K PIC32器件的CoreMark性能測試結(jié)果仍比ARM Cortex-M3 STM32高20%（2.297對比1.905）。
- 在同等時鐘頻率下，在代碼訪問時仍然使用2等待狀態(tài)的PIC32器件CoreMark性能測試結(jié)果比STM32F高50%。
- M14K中斷延時為10個周期，而Cortex-M3為12個周期。M14K內(nèi)核處理背對背中斷所需的周期數(shù)比Cortex-M3少30%。
- PIC32和M14K內(nèi)核采用預取緩沖區(qū)來減少訪問閃存存儲器的時間，并采用快速SRAM接口實現(xiàn)比Cortex-M3更快的執(zhí)行時間。
- 在執(zhí)行常用信號處理如FFT算法時，PIC32的DSP性能比STM32（Cortex-M3）高14%。
-
低功耗
- 在90 nm制程下，M4K內(nèi)核的功耗比Cortex-M3低60%，而性能是Cortex-M3的3倍。同樣在90 nm制程下，M14K內(nèi)核的功耗比Cortex-M3低70%，而性能是Cortex-M3的2倍。
- MIPS生態(tài)系統(tǒng)：MIPS及其合作伙伴提供了廣泛的服務(wù)，其中包括提供硬件和軟件開發(fā)工具、兼容領(lǐng)先的RTOS系統(tǒng)、中間件和支持領(lǐng)先的EDA工具，這些均有助于設(shè)計人員減少開發(fā)時間并加快上市時間。
- 成熟的技術(shù)，更低的風險：MPS32和MIPS64架構(gòu)已成功應(yīng)用到數(shù)十億個SoC中，涉及范圍廣泛的各類應(yīng)用。MIPS是數(shù)字家庭（DTV和STB）、寬帶接入以及無線網(wǎng)絡(luò)（WLAN和WiMAX）和便攜式多媒體（數(shù)碼相機、游戲機和導航）領(lǐng)域的市場領(lǐng)先者。
隨著行業(yè)日益從8位/16位MCU架構(gòu)向32位架構(gòu)遷移以跟上不斷增長的性能需求，MIPS科技在高性能和能效方面的領(lǐng)先優(yōu)勢將非常適合于驅(qū)動下一代產(chǎn)品的開發(fā)。
參考信息
- MIPS 科技 www.mips.com
- ARM www.arm.com
- EEMBC CoreMark www.coremark.org
- Microprocessor Report www.mdronline.com
- Berkeley Design Technology Inc www.BDTI.com
- “See MIPS Run”，Dominic Sweetman著，ISBN 13：978-0120884216
- “Exploring the PIC32”，Lucio Di Jasio著，ISBN 13：978-0750687096
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