數據采集向高精度和高速度兩個方向發(fā)展。高精度數據采集依賴于A/D器件的精度，高速度數據采集不僅依賴于A/D器件的速度還依賴于數據采集系統的設計。高速數據采集按是否可連續(xù)采集而可以分為兩類。第一類是在一段時間內的高速數據采集，采集數據的時間長度取決于存放數據的RAM存儲器的空間大小;另外一種是可以連續(xù)地高速數據采集，采集的數據被存放在大容量的存儲器上，一般為硬盤，這種采集的速度相對較小。本文提出屬于第一類的PCI接口高速數據采集方案，可以實現高達80Mb/s的數據采集速度。

　　1 硬件結構

　　高速數據采集卡的硬件結構見圖1。

　　采集系統使用AD9248 DAC芯片，可以同時對兩路模擬信號進行模數轉換，每路輸入可以選擇差分輸入或單端輸入。它最大的采樣率可達65MS/s，采樣精度為14bit。數據傳輸使用了CY7C09449集成芯片，它實現局部總線和PCI總線之間的數據傳輸。一片FPGA將CY7C09449和AD-9248連接起來。FPGA的作用有兩個，其一是控制A/D芯片實現數據轉換，其二是和PCI接口芯片交互，實現數據傳輸。

　　硬件設計上，CY7C09449和PCI總線是無縫連接，CY7C09449的局部總線和FPGA相連，AD9248的數據線及控制線和FPGA相連。軟件設計包括FPGA器件的邏輯設計、高速數據采集卡在WindowsXP下的驅動程序設計和應用軟件設計。本文主要介紹高速數據采集卡的軟件設計。

　　2 數據采集過程

　　CY7C09449是美國Cypress公司生產的一款PCI接口控制芯片，支持PCI2.O協議，可以作為PCI總線的主設備也可以作為PCI總線的從設備。CY7C09449的局部總線可以和多種常用的微處理器直接相連。它內部包含的128kbit的雙端口SRAM共享存儲區(qū)可以從PCI總線訪問也可以從局部總線訪問，這是它最主要的資源。它內部包含的一些配置寄存器可以從PCI總線訪問也可以從局部總線訪問。在PCI總線上，CY7C09449可以處于從設備的地位，接收主機對它的配置寄存器或共享存儲區(qū)的訪問。在PCI總線上，CY7C09449也可以處于主設備地位，主動發(fā)起數據傳輸，將數據傳出或存入共享存儲區(qū)。它能夠產生任何32位PCI總線地址，可以發(fā)起PCI總線的突發(fā)傳輸。在局部總線上，CY7C09449處于從屬的地位，微處理器控制著對它訪問的主動權。CY7C09449的局部總線本質上是同步傳輸接口，可以支持突發(fā)傳輸。TMS320VC33處理器通過配置CY7C09449內部寄存器使其與SCY7C09449的局部總線相連接，并兼容TMS320VC33的異步訪問方式。

　　數據采集的過程由主機發(fā)起。主機的應用程序向驅動程序請求數據采集，驅動程序通過寫入CY7C09449的主機控制狀態(tài)寄存器0bit使引腳RSOUTD的狀態(tài)由低電平到高電平轉換，FPGA根據此信號來啟動一次數據采集。FPGA從A/D讀取數據，然后寫入CY7C09449的SRAM中。SRAM的大小為4k的雙字，FPGA把它分為2個2k雙字的塊，循環(huán)交替使用。FPGA每寫完一個塊就通過CY7C09449的引腳IRQ IN向主機請求一次中斷。主機的驅動程序在中斷服務程序中通過寫入CY7C09449的DMA局部基地址寄存器、DMA主機物理基地址寄存器、DMA長度寄存器來配置數據傳輸的源地址、目的地址、數據長度，然后再寫入CY7C09449的DMA控制寄存器來啟動DMA傳輸。這樣直到本次所有的數據采集完畢，FPGA停止數據的讀取處于等待狀態(tài)。主機的中斷服務程序在收到最后一塊數據后向應用程序發(fā)送一個消息，告知本次數據采集完成。應用程序這時就可以處理采集到的數據或將數據存在硬盤中。

　　3 FPGA的邏輯設計

　　FPGA器件要實現的功能是從A/D器件讀取數據，然后通過局部總線將數據傳送給CY7C09449內部的雙端口SRAM。對FPGA的邏輯編程是在Quatus6.0下進行的。頂層邏輯設計使用原理圖設計方法，把FPGA的邏輯分為3個模塊，每個模塊內部邏輯使用文本設計方法，使用VHDL語言編程。FPGA內的邏輯模塊如圖2所示。

　　A/D控制模塊產生A/D器件的控制信號，從A/D讀取數據，然后寫入FIFO。AD控制模塊的功能相對比較簡單，也比較容易實現。

　　因為在數據采集的過程中A/D采樣速度數據是固定的，但是數據傳輸有時速度很快而有時因為等待出現短時的阻塞。所以必須要有FIFO來緩沖采集的數據。FIFO模塊是用Quatus6.0的向導生成的，只需要設定有關參數即可。FIFO的寫入和讀取使用同步接口邏輯，FIFO的存儲寬度是32 位，其深度是512。

　　局部總線控制模塊從FIFO中讀取數據然后寫入CY7C09449的SRAM中。CY7C09449的局部總線支持同步數據傳輸，雖然它也兼容異步數據傳輸，但FPGA的局部總線控制模塊選用了同步數據傳輸邏輯，因為這樣可以獲得更高的數據傳輸速度。CY7C09449的局部總線支持最高的時鐘速度是50MHz，一次同步的突發(fā)數據傳輸在給出讀或寫的起始地址之后，每個時鐘周期可以傳送一次數據。CY7C09449局部總線的數據總線寬度是32位，這使得局部總線的最高傳輸速度達200Mb/s。

　　在CY7C09449的局部總線上，FPGA處于類似于微處理器的地位，控制著局部總線數據傳輸的主動權。FPGA的邏輯設計中，局部總線控制模塊的邏輯設計是獲得高速數據傳輸的關鍵。同步數據傳輸要比異步數據傳輸的邏輯復雜得多。在局部總線控制模塊的邏輯設計中使用了狀態(tài)機，其設計的關鍵在于狀態(tài)機的狀態(tài)的定義和在各種條件下狀態(tài)的轉換。為了簡單起見這里不對多塊數據傳輸控制、中斷信號產生邏輯作討論而只介紹傳送一個數據塊的邏輯。

　　狀態(tài)機共定義了7個狀態(tài)，各種狀態(tài)的轉換關系見圖3。

　　在論述狀態(tài)機的工作過程之前，先就影響狀態(tài)機狀態(tài)轉換的一些信號作說明。

　　Reset信號就是CY7C09449的引腳RSOUTD輸出的信號，它由低到高的轉變將啟動FPGA進行一次數據采集。

　　FifoEmpty信號是由FIFO模塊提供的，用來指示FIFO是否為空，它為1時表示FIFO是空的，沒有數據要傳輸，否則表示FIFO內有數據等待傳輸。

　　RdyOut信號是CY7C09449的引腳RDY OUT提供的信號，它用來指示CY7C09449的局部總線是否準備好數據傳輸。當RdyOut為高電平，表示CY7C09449的局部總線已經準備好數據傳輸，反之表示CY7C09449的局部總線未準備好數據傳輸。

　　Last信號是用來指示將要寫的數據是否為本次突發(fā)傳輸要寫的最后一個數據。這個信號由局部總線控制模塊內部產生。局部總線控制模塊內部有一個計數器，當準備一次突發(fā)傳輸的時候，就將要傳送的數據長度放入這個計數器內，每傳送一個雙字數據計數器的值就減去1，當且僅當計數器的值等于l的時候 Last就為高電平。

　　現在就狀態(tài)機的工作過程作簡要說明：

　　當Reset由0轉變到l時就啟動一次數據傳輸。狀態(tài)機首先進入T1寫地址狀態(tài)。

　　狀態(tài)機在T1寫地址狀態(tài)將本次數據傳輸存放在CY7C09449內SRAM的起始地址及有關控制信號送到局部總線上。T1狀態(tài)之后無條件進入T2等待讀FIFO數據狀態(tài)。

　　在T2等待讀數據狀態(tài)，如果FifoEmpty=1，將繼續(xù)等待，如果FifoEmpty=0，將進入T3讀FIFO狀態(tài)。

　　在T3讀FIFO數據狀態(tài)，狀態(tài)機發(fā)出有效的讀FIFO控制信號，如果從FIFO讀取的數據是最后一個將要寫入CY7C09559的數據，那么就進入狀態(tài)T5，否則進入狀態(tài)T4。

　　T4等待寫并可能讀狀態(tài)是很關鍵也很復雜的狀態(tài)，在這個狀態(tài)下影響狀態(tài)機行為的信號比較多。在圖3中，確定T4狀態(tài)的下一個狀態(tài)的條件被標上序號，序號小的條件是被優(yōu)先考慮的條件。滿足條件(1)，RdyOut=0，表示CY7C09449沒有準備好數據傳輸，所以要仍在狀態(tài)T4繼續(xù)等待。不滿足條件(1)，滿足條件(2)，FifoEmptV=1是表示CY7C09449已經準備好數據傳輸，同時FIFO是空的，所以下一個狀態(tài)要進入T2等待讀FIFO數據狀態(tài)。不滿足條件(1)、(2)，滿足條件(3)表示CY7C09449已經準備好數據傳輸，同時FIFO非空，同時將要傳輸的數據是本次傳輸的最后一個數據，所以要下一個狀態(tài)要進入狀態(tài)T5等待寫最后一個數據。滿足條件 (4)，也就是不滿足條件(1)、(2)、(3)，表示本次往CY7-C09449寫了一個數據、又從FIFO讀了一個數據且不是最后一個要寫的數據，所以下一個狀態(tài)仍舊是T4。

　　在T5等待寫最后一個數據狀態(tài)，當RdyOut=0表不CY7C09449沒有準備好數據傳輸，所以要繼續(xù)等待。否則表示最后一個數據已經可以寫入CY7C09449，所以下一個狀態(tài)要進入T6空閑態(tài)。

　　在T6空閑狀態(tài)如果Reset=1就仍舊在空閑狀態(tài)，否則進入T0復位狀態(tài)。

　　狀態(tài)機在每種狀態(tài)下要發(fā)出各種控制信號。有控制FIFO的Fif0Read信號，控制CY7C09449局部總線的Select、Strobe、Write和Blast信號。從這些信號的名稱就可以知道它們的作用，這里不再贅述。

　　局部總線控制邏輯通過使用同步數據傳輸控制方式，支持突發(fā)傳輸，加快了數據傳輸速度。

　　4 驅動程序設計

　　PC使用的操作系統是WindowsXP，軟件設計開發(fā)環(huán)境使用的工具包括WindowsXP DDK、Driver Studio2.7和VC++6.0，以下著重討論驅動程序設計。

　　為了加快數據傳輸速度，驅動程序使用DMA的方式把CY7C09449共享存儲區(qū)內的數據讀取到主機的存儲器內。

　　使用DMA數據傳輸方式，要申請用于存放數據的物理地址連續(xù)的內存空間，然后要獲取內存空間的物理地址和用戶空間地址。

　　首先在頭文件中創(chuàng)建如下對象：

　　KDmaAdapter m_Dma;

　　KCommonDmaBuffer m_Buffer;

　　然后在MyDriveDevice∷OnStartDevice(Klrp I)函數創(chuàng)建設備描述符結構體m_MiydeviceDescript，設備描述符結構體各個域的設置如下：

　　將UserSIpaceAddress傳遞給應用程序，則應用程序就可以訪問存放數據的內存空間了。

　　FPGA在每傳送給CY7C09449一塊2k雙字的數據后就通過CY7C09449的引腳IRQ_IN向主機發(fā)送中斷請求。在主機的中斷服務程序中用m_Me-morjPhyPhysicalAddress設置CY7C09449的DMA3E機物理基地址寄存器，然后設置DMA局部基地址寄存器、DMA長度寄存器來配置數據傳輸的源地址地址和數據長度，然后再寫CY7C09449的DMA控制寄存器來啟動DMA傳輸。在所有數據塊傳輸完畢，主機中斷服務程序發(fā)送給應用程序一個消息，這時應用程序就可以通過UserSpaceAddress訪問接收到的數據了。

　　5 結論

　　在高速數據采集卡的設計中FPGA對局部總線的控制邏輯由于采用了同步數據傳輸控制方式使得局部總線的最高傳輸速度可達200Mb/s。在 WindowsXP下的驅動程序設計使用了DMA數據傳輸方式，提高了數據存儲速度。高速數據采集卡可以達到80Mb/s的數據采集速度，設備運行穩(wěn)定，達到了設計要求。