1  USB協(xié)議中的端點及實施方案

　　1.1 USB設(shè)備的端點

　　USB主機(jī)和設(shè)備之間傳輸?shù)臄?shù)據(jù)是以信息包的格式來傳輸?shù)模煞譃榱钆瓢?、?shù)據(jù)包、握手包和特殊包。在數(shù)據(jù)包中包括了主機(jī)和設(shè)備通信的數(shù)據(jù)分組。圖1是一個典型的USB數(shù)據(jù)包的格式。

　　PID域是為了增加USB通信的健壯性而設(shè)定的數(shù)據(jù)分組的辨識符；CRC16域是對數(shù)據(jù)分組進(jìn)行CRC校驗的結(jié)果。DATA域是實際傳送的數(shù)據(jù)內(nèi)容。USB設(shè)備控制器" title="設(shè)備控制器">設(shè)備控制器會將接收到的主機(jī)數(shù)據(jù)包放入指定的端點緩沖區(qū)；或者從指定的端點取出待發(fā)送的數(shù)據(jù)組裝成USB信息包發(fā)送到主機(jī)。

　　由此可見，所謂端點實際上是主機(jī)與設(shè)備之間通信的來源或目的，所有的傳輸都要傳送到設(shè)備的端點，或是由設(shè)備的端點發(fā)出。一系列相互獨(dú)立的端點在一起就構(gòu)成了USB邏輯設(shè)備。從物理層的角度來看，端點是一塊存儲器區(qū)域，用以緩沖實際接收到或待發(fā)送的數(shù)據(jù)包。

　　USB協(xié)議中定義了四種傳輸類型，分別是控制傳輸、批量傳輸、中斷傳輸和同步傳輸。所有USB設(shè)備控制器都應(yīng)該支持控制傳輸，其他三種傳輸方式根據(jù)不同的應(yīng)用背影而用于不同類型的設(shè)備。按照傳輸類型可將端點分為控制端點、批量端點、中斷端點和同步端點。其中控制端點較為特殊，只有它可以雙向的傳輸數(shù)據(jù)，而其他端點只能傳輸單方向的數(shù)據(jù)。

　　1.2 使用異步FIFO設(shè)計USB端點

　　由于USB設(shè)備控制器的緩沖區(qū)空間是對應(yīng)各個不同的端點。每個端點所對應(yīng)的傳輸方式、傳輸方向也不同。通常控制端點會連接控制器的MCU單元，而其他類型的端點一般連接設(shè)備端的接口?？梢奤SB的端點緩沖區(qū)實際上是在串行接口引擎時鐘和設(shè)備時鐘或MCU時鐘的兩個時鐘域之間傳輸數(shù)據(jù)。而使用異步FIFO來實現(xiàn)該結(jié)構(gòu)顯然是一個不錯的選擇。

　　圖2是本文所采用的異步FIFO的結(jié)構(gòu)框圖。該異步FIFO由一塊雙端口SRAM、寫地址／滿邏輯和讀地址／空邏輯、以及為了消除亞穩(wěn)態(tài)的兩級同步電路組成。左端口在寫時鐘下進(jìn)行數(shù)據(jù)的寫入操作；右端口在讀時鐘下實現(xiàn)數(shù)據(jù)的讀出操作。

　　對于異步FIFO的設(shè)計，產(chǎn)生準(zhǔn)確的空滿標(biāo)準(zhǔn)是設(shè)計中的核心任務(wù)，它與FIFO是否能穩(wěn)定工作息息相關(guān)。寫滿不溢出，讀空不多讀是異步FIFO空滿標(biāo)志判斷的基本原則。傳統(tǒng)的判斷方法是另外設(shè)置一個狀態(tài)位，作為最高位，其余位作為地址位，當(dāng)讀寫指針的地址位和狀態(tài)位全部吻合時，F(xiàn)IFO處于空狀態(tài)；當(dāng)讀寫指針的地址位相同而狀態(tài)位相反，F(xiàn)IFO處于滿狀態(tài)。這種異步FIFO由于是通過直接比較二進(jìn)制讀寫指針來判斷滿和空的，在跨時鐘傳遞時會有毛刺產(chǎn)生。下面將介紹一種通過直接比較格雷碼指針的方法生成FIFO的空滿信號，從而消除了毛刺，提高了電路的穩(wěn)定性。

　　比如要設(shè)計一個深度為8的異步FIFO，需要使用3 b的格雷碼計數(shù)器對讀寫指針計數(shù)，與二進(jìn)制類似，還是需要使用一個狀態(tài)位來判斷滿和空狀態(tài)。此時FIFO的格雷碼指針跳變情況如表1所示。

　　觀察表1可知，當(dāng)讀指針為4’b0011時(二進(jìn)制為4’b0010)，此時比他多一個周期所對應(yīng)的格雷碼為4’b1111(二進(jìn)制為4’b1010)。兩者的高二位恰好相反，但低位完全相同。對比表1左右兩列可知當(dāng)讀寫指針相差一個周期即FIFO滿時對應(yīng)的格雷碼指針的最高兩位相反，而低位則完全相同；當(dāng)兩者完全相等時對應(yīng)為FIFO的空狀態(tài)。圖3給出的是在設(shè)計的FIFO的深度為8時，在Modelsim中的仿真波形。由圖3可知，當(dāng)FIFO從空到滿時，對應(yīng)的格雷碼寫指針為4’b1100，而同步后的讀指針為4’b0000；當(dāng)從滿被讀空時，讀指針為4’b1100；由此可見仿真的FIFO的空滿信號與設(shè)計一致。

　　2 基于FIFO結(jié)構(gòu)的優(yōu)化端點設(shè)計方案

　　2.1 基于新型FIFO結(jié)構(gòu)設(shè)計控制端點

　　上文已經(jīng)論述過控制端點是一個雙向傳輸?shù)亩它c，但是在同一時刻只能是單向的數(shù)據(jù)傳輸。該端點主要是用于USB設(shè)備的枚舉過程，主機(jī)發(fā)送一個信息包，設(shè)備負(fù)責(zé)回應(yīng)一個信息包。對于該端點的設(shè)計現(xiàn)有的方案都是采用雙FIFO來實現(xiàn)雙向傳輸?shù)?。一個FIFO用以接收主機(jī)發(fā)送過來的數(shù)據(jù)包；另外一個FIFO用以向主機(jī)發(fā)送數(shù)據(jù)包。在傳輸數(shù)據(jù)包時總有一個FIFO處于空閑狀態(tài)，這樣會造成存儲器資源的浪費(fèi)。為此，本文提出一種新型的異步FIFO結(jié)構(gòu)，該結(jié)構(gòu)使用一塊雙端口sram來實現(xiàn)控制端點的單工雙向傳輸，而傳統(tǒng)的雙FIFO結(jié)構(gòu)需要兩塊SRAM用來實現(xiàn)雙向傳輸。由于SRAM占據(jù)了FIFO的大部分面積，在實現(xiàn)控制傳輸?shù)墓δ芟律儆昧艘粔KSRAM，可以預(yù)見最終的電路實現(xiàn)面積會減小將近1／2。

　　圖4是本文所設(shè)計的新型異步FIFO結(jié)構(gòu)，該FIFO的實現(xiàn)是基于一塊雙端SRAM。在上文所提到的異步FIFO結(jié)構(gòu)的基礎(chǔ)上增加一套讀寫指針邏輯和滿空判斷標(biāo)志。這個電路可以看作是原來電路模塊的復(fù)制，即兩者設(shè)計完全一致。這兩個新增的指針模塊用以產(chǎn)生訪問SRAM的地址和用以產(chǎn)生滿和空的格雷碼指針。這樣在同一方向?qū)τ赟RAM的訪問就會有兩個地址，其中一個是讀地址，另一個是寫地址。這樣需要設(shè)計一個選擇器，用以選擇當(dāng)前訪問SRAM的是讀地址或?qū)懙刂?。這個選擇器的選擇端可以根據(jù)不同方向的讀寫使能信號來切換。這是由于在同一時刻不可能出現(xiàn)一個方向的讀／寫使能均有效的現(xiàn)象。

　　對于圖4的數(shù)據(jù)路徑可簡介如下，方向0在其寫使能信號的控制下，往FIFO內(nèi)寫入數(shù)據(jù)，寫滿之后方向1控制其讀使能將方向0寫入的數(shù)據(jù)讀出來。然后方向1控制其寫使能將數(shù)據(jù)寫入雙端口SRAM，方向0負(fù)責(zé)把SRAM內(nèi)的數(shù)據(jù)讀出。

　　對于USB的控制端點，其接收的最大數(shù)據(jù)包為64 b。故本文設(shè)計的雙向FIFO使用的sram亦為64 b。使用memory complier生成。圖5是設(shè)計的雙向FIFO在Modelsim下的仿真波形圖。該波形顯示了方向0寫數(shù)據(jù)，方向1讀數(shù)據(jù)和方向1寫數(shù)據(jù)，方向0讀數(shù)據(jù)的過程。

　　2.2  其他端點的優(yōu)化設(shè)計

　　對于USB設(shè)備控制器的其他端點，由于其與控制端點有所不同?？刂贫它c是一個雙向端點，而非控制端點單向的傳輸。故對于非控制端點對應(yīng)的緩沖區(qū)的容量設(shè)定，應(yīng)使USB的帶寬利用率盡量達(dá)到最高。由于USB規(guī)范中規(guī)定緩沖區(qū)必須有足夠的空間，可以為全(高)速設(shè)備容納一個時間片所能傳輸?shù)臄?shù)據(jù)量的兩倍的容量。這樣USB在處理一個數(shù)據(jù)分組的同時，可以接收下一個數(shù)據(jù)分組。以此種重疊技術(shù)可以提高總線利用率。如果批量端點的緩沖區(qū)的深度設(shè)計為1 024 B。就可以得到最大的帶寬利用率。

　　圖6是其他端點所采用的雙緩沖FIFO方案示意圖。在狀態(tài)1，req0控制訪問FIFO0，reql控制訪問FIFO1；在狀態(tài)2，req0切換到訪問FIFO1，req1切換到訪問FIFO0?；陔p緩沖FIFO的設(shè)計方案可使其他端點的帶寬利用率達(dá)到最高，滿足高速傳輸?shù)男枨蟆?/p>

　　3 電路的ASIC實現(xiàn)結(jié)果

　　對上述設(shè)計方案采用Verilog硬件描述語言進(jìn)行設(shè)計。仿真工具為Modelsim SE 6.2b，前仿真通過后，對設(shè)計好的電路使用Design Complier進(jìn)行綜合。綜合所使用的工藝庫是SMIC 0.18 μm工藝庫。

　　對于控制端點，考慮到其主要處在SIE時鐘和MCU時鐘之間，對其所加的時鐘約束分別為60 MHz和30 MHz；此外還對傳統(tǒng)的雙緩沖FIFO結(jié)構(gòu)進(jìn)行了綜合，兩者所加約束完全一致。將兩者的電路的綜合結(jié)果對比如表2所示。

　　對比表2可知在保證控制端點功能的前提下，本文所采用的新型FIFO結(jié)構(gòu)比傳統(tǒng)雙FIFO結(jié)構(gòu)在電路的實現(xiàn)面積方面減小了45.3％。

　　對于其他端點所采用的雙緩沖FIFO方案保證了傳輸速度，但卻是以犧牲面積為代價換來的。表3給出了批量(Bulk)傳輸端點(兩個深度為512 B的FIFO)的實現(xiàn)面積報告。

　　4 結(jié)  語

　　USB設(shè)備控制器端點緩沖區(qū)的性能，直接關(guān)系到總線的帶寬利用率。這里分析了USB的四種傳輸類型并根據(jù)其特點靈活的設(shè)計了不同的方案，并給出了最終電路的ASIC實現(xiàn)結(jié)果。特別是針對控制端點所提出的一種新方案具有一定的通用性，該方案可以應(yīng)用在其他類似場合的設(shè)計中。