碟形單元式復(fù)用一個(gè)碟形單元的格式必然需要多個(gè)觸發(fā)器，這不便于減小面積。許多專(zhuān)家根據(jù)算法特點(diǎn)提出了結(jié)構(gòu)上的優(yōu)化方案，例如通過(guò)改進(jìn)蝶形單元結(jié)構(gòu)來(lái)減少運(yùn)算單元^[3]和面積，但運(yùn)算時(shí)間不會(huì)減少。有的通過(guò)并行蝶形單元^[4]、數(shù)據(jù)并行輸入蝶形單元^[5]來(lái)減小時(shí)間，前者可以減少一半時(shí)間，后者盡管時(shí)間減少更多，但每級(jí)之間要留有足夠的延遲時(shí)間，況且這兩種方法本質(zhì)上來(lái)說(shuō)都是采用并行算法。因此不如采用并行結(jié)構(gòu)，即多個(gè)處理單元式。
并行結(jié)構(gòu)的FFT處理器，采用并行結(jié)構(gòu)來(lái)完成FFT，這也是大勢(shì)所趨，是發(fā)展的最終方向。這種結(jié)構(gòu)針對(duì)不同基數(shù)分別有單步延遲、多步延遲兩種。圖2^[6～7]分別是16點(diǎn)基2多步延遲處理器（R2MDC）和16點(diǎn)基2單步延遲處理器（R2SDF）、256點(diǎn)基4單步延遲處理器（R4SDF）的結(jié)構(gòu)示意圖。
從R2MDC、R2SDF對(duì)比來(lái)看，單步延遲比多步延遲更能有效利用存儲(chǔ)單元，同樣一個(gè)16點(diǎn)的FFT，多步時(shí)延結(jié)構(gòu)耗用存儲(chǔ)器的深度為22，而單步延遲結(jié)構(gòu)耗用存儲(chǔ)器的深度只需15?；?的控制簡(jiǎn)單，而基4結(jié)構(gòu)使用的乘法單元較少。同理，基8結(jié)構(gòu)使用的乘法單元更少，但它的控制就很復(fù)雜。
參考文獻(xiàn)[8]提到了一種基2/4/8的結(jié)構(gòu)，該結(jié)構(gòu)將運(yùn)算進(jìn)行一些必要的變化，將一個(gè)8的冪的點(diǎn)數(shù)的FFT結(jié)構(gòu)轉(zhuǎn)換為多個(gè)處理單元的結(jié)構(gòu)，如圖3所示（具體推理過(guò)程見(jiàn)參考文獻(xiàn)[8]）。該結(jié)構(gòu)利用的規(guī)律是重復(fù)利用3個(gè)PE單元（PE1、PE2、PE3），每3個(gè)PE之間不必與旋轉(zhuǎn)因子進(jìn)行相乘，只在每3個(gè)完成后進(jìn)行一次相乘，如圖4所示。五種結(jié)構(gòu)的硬件實(shí)現(xiàn)情況對(duì)比表如表1所示。從表1可以看出基2/4/8結(jié)構(gòu)既減少了乘法器" title="乘法器">乘法器數(shù)量和存儲(chǔ)器長(zhǎng)度，又有相對(duì)簡(jiǎn)單的控制器。本設(shè)計(jì)即采用這種結(jié)構(gòu)。

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2 數(shù)據(jù)格式的選擇
目前FFT中數(shù)據(jù)的表示格式有兩種：浮點(diǎn)數(shù)和定點(diǎn)數(shù)。浮點(diǎn)數(shù)表示格式的優(yōu)點(diǎn)是精度相對(duì)比較高，32位浮點(diǎn)數(shù)理論上的精度是2-150次方，但如果采用浮點(diǎn)表示完成一次加法和乘法，即使采用流水線(xiàn)結(jié)構(gòu)，至少也得一個(gè)時(shí)鐘，并且浮點(diǎn)數(shù)占用資源明顯大于定點(diǎn)數(shù)的資源。在APEX20KE系列FPGA上，分別設(shè)計(jì)了兩種加法器進(jìn)行對(duì)比，采用32位浮點(diǎn)流水線(xiàn)結(jié)構(gòu)設(shè)計(jì)的加法器占用912個(gè)邏輯資源，而一個(gè)16位的定點(diǎn)加法器僅需91個(gè)邏輯資源，相差一個(gè)數(shù)量級(jí)。所以本設(shè)計(jì)選擇16位定點(diǎn)數(shù)格式，即實(shí)、虛部分別采用16位來(lái)表示。根據(jù)標(biāo)準(zhǔn)， 調(diào)制映射方式采用QPSK，這樣數(shù)據(jù)的范圍就可以判斷在-1～+1之間，因此本設(shè)計(jì)采用Q15表示法。Q15的數(shù)值范圍為-1～0.9999695，精度為1/32768= 0.00003051，符合要求。軟件模擬FFT進(jìn)程時(shí)，由于在運(yùn)算過(guò)程中存在溢出，本設(shè)計(jì)采用了傳統(tǒng)的控制簡(jiǎn)單、速度快的1/2截尾法，在每一級(jí)插入衰減1/2，溢出總共減少至1/211倍，最后結(jié)果再乘上衰減的因子得到正確結(jié)果。這些過(guò)程全部通過(guò)移位完成。
3 基2/4/8 FFT的工作流程及設(shè)計(jì)
DAB標(biāo)準(zhǔn)含三種點(diǎn)數(shù)的FFT，分別是512、1 024、2 048，依次遞增。為實(shí)現(xiàn)變長(zhǎng)度設(shè)計(jì)，在512點(diǎn)結(jié)構(gòu)的前端加入兩個(gè)基2的PE單元（結(jié)構(gòu)與基2/4/8的PE3相同），通過(guò)兩個(gè)選擇器實(shí)現(xiàn)變長(zhǎng)度，結(jié)構(gòu)如圖5所示。

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圖中左邊RAM深度為1 024，右邊的為512，兩個(gè)PE單元分別為模塊11和模塊10。本設(shè)計(jì)中兩個(gè)選擇器共用一個(gè)兩位地址選擇信號(hào),即模式選擇信號(hào)，如果模式選擇信號(hào)為01，數(shù)據(jù)流直接輸入模塊11，即2 048點(diǎn)；如果為10，則跳過(guò)模塊11輸入模塊10；如果為11，則跳過(guò)模塊10，分別得到1 024點(diǎn)和512點(diǎn)。本設(shè)計(jì)地址信號(hào)設(shè)為01，即以2 048點(diǎn)為例敘述工作流程。
按照DAB標(biāo)準(zhǔn)，數(shù)據(jù)流在經(jīng)過(guò)QPSK調(diào)制映射、頻率交織、差分調(diào)制后成為復(fù)數(shù)數(shù)據(jù)流。 32位（16位輸入會(huì)增加數(shù)據(jù)的讀入讀出時(shí)間）的2 048個(gè)數(shù)據(jù)開(kāi)始輸入時(shí)，模塊11開(kāi)始工作；第1 025個(gè)數(shù)據(jù)輸入時(shí)，模塊11開(kāi)始輸出，模塊10開(kāi)始工作。當(dāng)模塊10讀入模塊的數(shù)據(jù)到第513個(gè)時(shí)，模塊10開(kāi)始輸出，模塊9開(kāi)始工作，……依次類(lèi)推。數(shù)據(jù)在模塊11、10；10、9；6、7和3、4之間分別經(jīng)過(guò)一個(gè)乘法器，完成當(dāng)時(shí)輸入和數(shù)據(jù)與從ROM（ROM存儲(chǔ)的是旋轉(zhuǎn)因子表）中讀出數(shù)據(jù)的乘積（見(jiàn)圖4）。
3.1 PE單元
三種PE采用組合邏輯設(shè)計(jì)來(lái)提高運(yùn)算速度，其結(jié)構(gòu)如圖6所示?？紤]到模塊直接相連路徑延時(shí)較長(zhǎng)，所以在每個(gè)模塊的輸出都加入寄存器，并采用流水線(xiàn)形式，來(lái)減小路徑延時(shí)，提高工作頻率。實(shí)驗(yàn)證明，盡管增加了資源，但僅這單方面的優(yōu)化措施所提高的工作頻率就接近一倍（由47MHz提高到90MHz）。
3.2 控制器
本設(shè)計(jì)中的控制器采用全局計(jì)數(shù)器來(lái)實(shí)現(xiàn)控制，加入了一個(gè)模式選擇信號(hào)。如果實(shí)現(xiàn)變長(zhǎng)度，通常要引入多個(gè)多路選擇器產(chǎn)生各個(gè)模塊的控制信號(hào)，這樣會(huì)使面積增加，計(jì)數(shù)信號(hào)扇出過(guò)高。為克服這一缺點(diǎn)，本設(shè)計(jì)在輸入開(kāi)始由模式選擇信號(hào)控制計(jì)數(shù)器，如果是2 048點(diǎn)，則從0開(kāi)始計(jì)數(shù)；如果是1 024點(diǎn)，則從1 025開(kāi)始計(jì)數(shù)；如果是512點(diǎn)，則從1 038開(kāi)始計(jì)數(shù)。這樣其他控制信號(hào)就不用改變，只需一個(gè)計(jì)數(shù)器就可以完成。
3.3 乘法單元
基2/4/8結(jié)構(gòu)中有兩種乘法單元的設(shè)計(jì)：
?(1)存在下面兩個(gè)運(yùn)算的設(shè)計(jì)：

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?(2)兩個(gè)復(fù)數(shù)的相乘的設(shè)計(jì)。處理有兩種情況：假定兩個(gè)復(fù)數(shù)分別為a+bj、A+Bj,在FPGA功能驗(yàn)證" title="功能驗(yàn)證">功能驗(yàn)證階段，相乘運(yùn)算可作如下相應(yīng)的變化，這樣本來(lái)需要四次乘法，經(jīng)過(guò)如下公式優(yōu)化后只需三次。
?(a+bj)×(A+Bj)=aA-bB+j(aB+bA)
?=a(A+B)-B(a+b)+j(a(A+B)-A(a-b))
?其中的乘法直接利用FPGA中自帶的乘法器資源，在做ASIC前端設(shè)計(jì)時(shí)，本設(shè)計(jì)根據(jù)FFT中的復(fù)數(shù)乘法規(guī)律，采用CORDIC（坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī)）算法將復(fù)雜的乘法轉(zhuǎn)化成簡(jiǎn)單的加減、移位運(yùn)算。根據(jù)CORDIC的迭代原理本設(shè)計(jì)采用了20級(jí)流水線(xiàn)來(lái)提高運(yùn)算速度，直接算出結(jié)果。相比booth乘法器，實(shí)現(xiàn)更簡(jiǎn)單。
3.4 RAM和ROM的處理
本設(shè)計(jì)總共用了11塊RAM、4塊ROM。在做FPGA功能驗(yàn)證時(shí)，ROM中存儲(chǔ)的是角度的正弦、余弦值，在做ASIC前端設(shè)計(jì)時(shí)，存儲(chǔ)的是角度值。在ROM1、ROM2中的數(shù)據(jù)，本設(shè)計(jì)借用MATLAB工具進(jìn)行了驗(yàn)證，得到的ROM1、ROM2數(shù)據(jù)均與基2結(jié)構(gòu)的旋轉(zhuǎn)因子表的生成規(guī)律一致。
FPGA功能驗(yàn)證階段所采用的RAM、ROM均為FPGA自帶的。在做DC綜合時(shí)，RAM、ROM全部作為黑盒子，然后應(yīng)用廠商提供的Rapidcompiler工具進(jìn)行單獨(dú)綜合，得到的模型再與DC綜合網(wǎng)表一起進(jìn)行綜合后仿真。
4 電路功能驗(yàn)證
整個(gè)系統(tǒng)使用Verilog HDL完成了設(shè)計(jì)，在Modisim 6.0平臺(tái)上進(jìn)行了仿真，利用測(cè)試平臺(tái)法驗(yàn)證其功能的正確性，仿真結(jié)果如圖8所示。

?測(cè)試平臺(tái)采用的時(shí)鐘周期" title="時(shí)鐘周期">時(shí)鐘周期為20ns，圖8中時(shí)鐘線(xiàn)上30ns、20 930ns（1 024個(gè)時(shí)鐘周期+20個(gè)CORDIC流水線(xiàn)時(shí)鐘周期+1個(gè)截尾時(shí)鐘周期）、4 1010ns（1 984個(gè)時(shí)鐘周期+60個(gè)CORDIC流水線(xiàn)時(shí)鐘周期+5個(gè)截尾時(shí)鐘周期）、42 590ns（2 040個(gè)時(shí)鐘周期+80個(gè)CORDIC流水線(xiàn)時(shí)鐘周期+8個(gè)截尾時(shí)鐘周期），分別是PE11、PE10、PE6、PE3開(kāi)始輸入時(shí)間。本設(shè)計(jì)選用Altera公司的StratixⅡ系列FPGA來(lái)綜合進(jìn)行功能驗(yàn)證，最終采用基于Charter標(biāo)準(zhǔn)單元庫(kù)的0.35微米 CMOS工藝來(lái)設(shè)計(jì)實(shí)現(xiàn)。在SUN工作站上利用Synopsis Design Compiler進(jìn)行綜合，得到工作頻率為53MHz，規(guī)模大約12萬(wàn)門(mén)，對(duì)綜合網(wǎng)表、Rapidcompiler生成的RAM、ROM進(jìn)行后仿真，功能均正確。
本系統(tǒng)中FFT處理器2 048點(diǎn)從數(shù)據(jù)開(kāi)始輸入，不考慮流水線(xiàn)延遲到開(kāi)始輸出結(jié)果共需1 024+512+256+128+64+32+16+8+4+2+1=2 047個(gè)時(shí)鐘, 計(jì)算可得在50MHz的工作頻率下只需40.94微秒即可完成。同理，1 024、512點(diǎn)分別需要20.46微秒和10.22微秒。五種FFT設(shè)計(jì)的完成時(shí)間對(duì)比如表2所示。由表可以看出，達(dá)到了高速設(shè)計(jì)的目的。

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