??? 萊迪思半導(dǎo)體公司（納斯達(dá)克股票代碼：LSCC）2月23日宣布推出其差分時鐘分配集成電路ispClock 5400D系列，該系列器件擁有CleanClock 超低相位噪聲的鎖相環(huán)，整個系列由含6個輸出的ispClock5406D和含10個輸出的ispClock5410D組成。ispClock5400D的FlexiClock 輸出支持多種邏輯標(biāo)準(zhǔn)和雙相偏控制功能。器件的配置保存在片上的非易失性存儲器中，用戶可以通過JTAG接口對其重復(fù)編程，還可以通過I2C接口對器件的某些功能進(jìn)行修改。ispClock5400D器件的設(shè)計由萊迪思的PAC-Designer 軟件工具支持。?
??? ispClock5400D能幫助設(shè)計人員在設(shè)計差分時鐘網(wǎng)絡(luò)時降低成本和設(shè)計的復(fù)雜性，即使器件已經(jīng)被安裝在了電路板上，還能靈活地對設(shè)計進(jìn)行后期修改。能發(fā)揮ispClock5400D的特點和優(yōu)勢的典型應(yīng)用包括為采用SERDES技術(shù)的高速串行通信集成電路提供高質(zhì)量的參考時鐘，以及整合扇出緩沖器和零延遲緩沖器等功能，這類功能整合通常用于在電路板上分配高頻時鐘。?
??? “ispClock5400D在差分時鐘網(wǎng)絡(luò)中的表現(xiàn)引人注目，用戶采用ispClock5400D為PCIe、SATA、SRIO和許多其它系統(tǒng)產(chǎn)生SERDES參考時鐘，能顯著降低成本，并提高設(shè)計的靈活性。ispClock5400D不僅成本低廉，還能通過低成本CMOS振蕩器來運作，這對SERDES設(shè)計人員特別有吸引力，” 萊迪思公司副總裁兼低密度和混合信號解決方案的總經(jīng)理Chris Fanning說：“我們期望眾多客戶能把ispClock5400D用作標(biāo)準(zhǔn)的時鐘分配器件，并期待這個系列成功地加入我們不斷增長的在系統(tǒng)可編程混合信號的產(chǎn)品線?！?
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??? CleanClockPLL?
??? ispClock5400D集成了一個超低相位噪聲的CleanClock鎖相環(huán)，包括一個片上可編程模擬濾波器和一個輸入時鐘頻率高達(dá)400MHz的可編程VCO。根據(jù)輸入和輸出的時鐘頻率，PAC-Designer軟件能自動地決定鎖相環(huán)的參數(shù)。這個寬帶CleanClock鎖相環(huán)與分配PCI Express和SATA時鐘所需的Spreadspectrum時鐘相兼容。鎖相環(huán)的相位噪聲很小，適合用作SERDES芯片的時鐘源。?
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??? FlexiClock輸出?
??? ispClock5400擁有在系統(tǒng)可編程的FlexiClock差分輸出。每個輸出都可以配置成一系列邏輯標(biāo)準(zhǔn)接口，如LVDS、MLVDS、HCSL、LVPECL、HSTL和SSTL。使用相角和時序相偏機制，可以對輸出時鐘單獨進(jìn)行相偏調(diào)整。此外，還可以通過I2C 接口在系統(tǒng)動態(tài)改變相偏。?
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??? 器件安裝在電路板之后的時序調(diào)整
??? 每個器件的配置保存在片上的非易失性存儲器中，用戶可以通過JTAG接口對器件重復(fù)編程，還可以通過I2C接口對器件的某些功能進(jìn)行修改。萊迪思 的PAC- Designer?軟件工具支持ispClock5400D器件的設(shè)計。?
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??? ispClock5400D的典型應(yīng)用?
??? SERDES參考時鐘源?
??? 有SERDES功能（如今天宣布的新的LatticeECP3? FPGA系列）的FPGA和ASSP需要一個參考時鐘源，傳統(tǒng)上通常采用的都是帶有差分輸出的昂貴的晶體振蕩器。而ispClock5400D器件可以使用成本和頻率都比較低的CMOS振蕩器時鐘源，這就降低了實現(xiàn)設(shè)計的整體成本，因為差分接口振蕩器的成本比CMOS振蕩器加上ispClock5406D器件的成本之和還要高。?
??? 簡單的低成本差分時鐘分配解決方案?
??? 時鐘分配的要求取決于邏輯接口類型、頻率、抖動和輸出的數(shù)目?，F(xiàn)有的分立的時鐘分配緩沖器只能針對以上每一個類別提供單一的解決方案。然而，一個典型的多卡系統(tǒng)需要使用來自不同廠商的多種類型的時鐘分配緩沖器，這就產(chǎn)生了一份相當(dāng)昂貴的元器件材料清單，并增加了庫存管理的成本。ispClock5400D器件可以編程為一個扇出緩沖器或零延遲緩沖器外加多個輸出，從而同時滿足時鐘分配的各項要求。最終的設(shè)計不僅成本低廉，還能讓設(shè)計者補償由走線長度或其它元器件相關(guān)的時序變化造成的時序差錯。所以，設(shè)計人員可以在所有設(shè)計中統(tǒng)一采用ispClock5400D，使設(shè)計標(biāo)準(zhǔn)化。?
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??? 軟件支持
??? PAC-Designer5.0軟件工具提供了直觀易用的圖形用戶界面，可以實現(xiàn)ispClock5400D的設(shè)計。該軟件可在萊迪思網(wǎng)站（www.latticesemi.com/pac-designer）免費下載。?
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??? 價格和供貨情況
??? ispClock5406D（ 48引腳QFNS封裝）和ispClock5410D（64引腳QFNS封裝）的樣片現(xiàn)在就可以獲得。對于1000片的訂量，ispClock5406D每片售價3.95美元，ispClock5410D每片售價5.50美元。?
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??? 關(guān)于萊迪思半導(dǎo)體公司
??? 萊迪思半導(dǎo)體公司提供創(chuàng)新的FPGA、PLD和混合信號可編程邏輯解決方案。要了解更詳細(xì)的信息，請訪問www.latticesemi.com。