摘  要： 提出了基于DDR存儲(chǔ)器的高速FIFO圖像緩存方案，降低了用戶接口的設(shè)計(jì)難度，實(shí)現(xiàn)了高速緩存的容量擴(kuò)展，并成功應(yīng)用于工程項(xiàng)目。本文設(shè)計(jì)中使用16bit數(shù)據(jù)位寬的DDR器件，創(chuàng)新地實(shí)現(xiàn)了行猝發(fā)的操作模式，極大地提高了數(shù)據(jù)吞吐量。在工作時(shí)鐘為100MHz的條件下實(shí)現(xiàn)了平均緩存速度高達(dá)360MB/s，接近理論峰值數(shù)據(jù)吞吐量400MB/s。

　　關(guān)鍵詞： DDR存儲(chǔ)控制器; 高速緩存; FIFO

 　　隨著半導(dǎo)體傳感器技術(shù)的發(fā)展，在實(shí)際應(yīng)用中越來(lái)越多地用到了高幀頻、大面陣的CCD相機(jī)以獲取高質(zhì)量、高分辨率的圖像數(shù)據(jù)。以分辨率為1K×1K、幀頻為200f/s、8bit灰度級(jí)的相機(jī)為例，其圖像數(shù)據(jù)流速率就將高達(dá)200MB/s，這對(duì)圖像的高速緩存和記錄提出了挑戰(zhàn)。高速緩存的實(shí)現(xiàn)是實(shí)時(shí)記錄的前提條件，高速圖像記錄之前必須采用合理的緩存機(jī)制來(lái)完成高速圖像數(shù)據(jù)緩存。
　　目前高速緩存實(shí)現(xiàn)方案有三種： 第一種是FIFO（先進(jìn)先出）方式,FIFO存儲(chǔ)器就像數(shù)據(jù)管道一樣，數(shù)據(jù)從管道的一端流入,從另一端流出，先進(jìn)先出,省略了地址線，接口簡(jiǎn)單方便，其缺點(diǎn)是容量可擴(kuò)展性差。第二種是雙口RAM方式,具有兩套獨(dú)立的數(shù)據(jù)、地址和控制總線，因而可從兩個(gè)端口同時(shí)讀寫(xiě)而互不干擾，能達(dá)到很高的傳輸速度，并且具有隨機(jī)存取的優(yōu)點(diǎn)，缺點(diǎn)是需要用戶產(chǎn)生地址邏輯。 第三種是高速SRAM切換方式，高速SRAM只有一套數(shù)據(jù)、地址和控制總線，可通過(guò)三態(tài)緩沖門(mén)來(lái)實(shí)現(xiàn)兩塊SRAM的乒乓切換操作，該方案提高了系統(tǒng)帶寬，缺點(diǎn)是切換電路控制比較復(fù)雜。
　　目前高速緩存方案中常采用三種介質(zhì)：第一種是SRAM,其具有操作簡(jiǎn)單的特點(diǎn)，但是昂貴的價(jià)格和容量的有限性限制了其在高速大容量的緩存中的應(yīng)用。第二種是SDRAM，由于需要進(jìn)行刷新、預(yù)充電等操作，控制難度大于SRAM，同時(shí)由于其數(shù)據(jù)傳輸只在時(shí)鐘沿上沿進(jìn)行，因此其傳輸帶寬還是受時(shí)鐘頻率的限制。第三種是DDR SDRAM，克服了SDRAM數(shù)據(jù)帶寬的問(wèn)題，在時(shí)鐘的上下沿均傳輸數(shù)據(jù)，帶寬是SDRAM的兩倍，性價(jià)比高，是目前高速緩存的最理想介質(zhì)。
　　本文以Micron DDR SDRAM[1]作為緩存介質(zhì)，發(fā)揮了FIFO接口簡(jiǎn)單、DDR的容量可擴(kuò)展性和高數(shù)據(jù)帶寬的優(yōu)點(diǎn)。在工作時(shí)鐘100MHz的條件下，以FIFO作為緩存方案實(shí)現(xiàn)了緩存容量32MB、數(shù)據(jù)傳輸率高達(dá)360MB/s的高速圖像緩存，彌補(bǔ)了FIFO容量小和DDR用戶接口邏輯復(fù)雜的缺點(diǎn)，具有較好的應(yīng)用前景。

1 系統(tǒng)設(shè)計(jì)
    為提高設(shè)計(jì)的可移植性和可擴(kuò)展性，采用了模塊設(shè)計(jì)的方法，設(shè)計(jì)四個(gè)模塊來(lái)完成圖像緩存功能。系統(tǒng)框架如圖1所示。用戶層接口模塊負(fù)責(zé)與用戶進(jìn)行通信，接收用戶命令和圖像數(shù)據(jù)并產(chǎn)生控制命令到應(yīng)用層控制模塊；應(yīng)用層控制模塊負(fù)責(zé)接收來(lái)自用戶層命令以及物理層控制模塊的狀態(tài)反饋信號(hào)，產(chǎn)生讀寫(xiě)命令及DDR操作地址發(fā)送到物理控制模塊；物理層控制模塊負(fù)責(zé)接收應(yīng)用層發(fā)送來(lái)的操作地址和命令以及和用戶層進(jìn)行數(shù)據(jù)通信，同時(shí)負(fù)責(zé)產(chǎn)生DDR器件操作所需要的時(shí)序邏輯功能來(lái)完成對(duì)DDR器件的物理層操作。

1.1 物理層控制模塊
　　DDR器件在上電過(guò)程中有一系列復(fù)雜的操作：上電后至少等候200?滋s然后連續(xù)執(zhí)行如下一連串命令：
    全充電→空命令→配置外部模式寄存器→空命令→配置內(nèi)部模式寄存器→全充電→空命令→自動(dòng)刷新→空命令→自動(dòng)刷新→空命令→用戶發(fā)出任何有效操作命令。
    該模塊的狀態(tài)機(jī)如圖2所示，復(fù)位或者上電后進(jìn)入初始化狀態(tài)，初始化完成后進(jìn)入工作等待（空閑）中，由于DDR器件的構(gòu)造特點(diǎn)，需要每隔64ms對(duì)器件所有存儲(chǔ)單元進(jìn)行一次刷新。DDR器件本身具有自動(dòng)刷新計(jì)數(shù)器，刷新一行計(jì)數(shù)器便增加一，因此自動(dòng)刷新的時(shí)間間隔由DDR的行數(shù)決定，本設(shè)計(jì)采用Micron MT46V32M16器件，行數(shù)為8K,計(jì)算得到相鄰自動(dòng)刷新命令的間隔為7.8μs。設(shè)計(jì)中采用一個(gè)計(jì)數(shù)器，每隔7.8?滋s就發(fā)出一個(gè)自動(dòng)刷新的命令，控制器在工作空閑狀態(tài)下響應(yīng)并發(fā)出自動(dòng)刷新命令。

　　DDR的存儲(chǔ)單元^[2]按照塊(BANK)、行(ROW)、列(Column)地址分布，支持最大猝發(fā)操作為8個(gè)存儲(chǔ)單元，每次切換塊、行地址必須首先進(jìn)行充電狀態(tài)(Precharge)來(lái)關(guān)閉當(dāng)前操作的塊、行中的存儲(chǔ)單元，并且在進(jìn)行新的操作時(shí)首先要激活操作單元所在的塊和行，控制器在工作空閑狀態(tài)下發(fā)出激活命令(ACTIVE)進(jìn)入激活狀態(tài)，在此狀態(tài)下等候應(yīng)用層發(fā)送的控制命令以進(jìn)行數(shù)據(jù)操作。
　　由以上分析可知：由于存在猝發(fā)長(zhǎng)度限制及塊和行地址切換等控制時(shí)間開(kāi)銷(xiāo)，DDR的隨機(jī)操作的數(shù)據(jù)吞吐量實(shí)際上是有限的，不適合高速圖像緩存這種應(yīng)用環(huán)境，必須設(shè)計(jì)一種新的猝發(fā)模式來(lái)提高數(shù)據(jù)吞吐量。本文結(jié)合DDR充電以及圖像緩存的特點(diǎn)，提出并實(shí)現(xiàn)了一種一次操作DDR一行、一行1 024個(gè)存儲(chǔ)單元的猝發(fā)模式，由于DDR只支持2、4、8長(zhǎng)度的猝發(fā)模式，設(shè)計(jì)中采用了猝發(fā)長(zhǎng)度為4的連續(xù)猝發(fā)方式，核心思想是在一次猝發(fā)正在進(jìn)行的時(shí)候又發(fā)起操作命令從而使得該次猝發(fā)后連續(xù)進(jìn)行下一次猝發(fā)。實(shí)現(xiàn)了一次連續(xù)操作2KB數(shù)據(jù)的高吞吐量操作。如圖2狀態(tài)機(jī)所示，當(dāng)一行操作完后則進(jìn)入空閑狀態(tài)，然后再進(jìn)行自動(dòng)刷新和充電的操作。這種猝發(fā)模式一次猝發(fā)只需要一次充電操作，而猝發(fā)長(zhǎng)度為8的猝發(fā)模式完成2KB的數(shù)據(jù)傳輸共需要進(jìn)行125次充電操作，而一次充電操作需要幾個(gè)時(shí)鐘周期開(kāi)銷(xiāo)，相比較而言，大大節(jié)省了控制開(kāi)銷(xiāo)，提高了數(shù)據(jù)吞吐量。
1.2 應(yīng)用層控制模塊
　　本設(shè)計(jì)將DDR作為FIFO的容量擴(kuò)展來(lái)實(shí)現(xiàn)高速緩存，這需要內(nèi)部產(chǎn)生地址邏輯。在應(yīng)用層控制模塊中，負(fù)責(zé)接收用戶接口模塊送過(guò)來(lái)的命令信號(hào)，并對(duì)命令進(jìn)行譯碼。判斷當(dāng)前命令與上次命令一樣的時(shí)候地址繼續(xù)累加產(chǎn)生，當(dāng)前命令與上次命令不同時(shí)則地址復(fù)位，重新從DDR的零地址開(kāi)始操作，這樣符合FIFO的工作特點(diǎn)。模塊產(chǎn)生DDR的地址信號(hào)和物理層的控制信號(hào)，并根據(jù)地址邏輯產(chǎn)生DDR狀態(tài)信號(hào)反饋到用戶層接口。
1.3 用戶層接口模塊
　　用戶層接口模塊^[3]負(fù)責(zé)接收?qǐng)D像輸入數(shù)據(jù)，并提供簡(jiǎn)易用戶接口，屏蔽了內(nèi)部控制的復(fù)雜性，在用戶看來(lái)對(duì)該DDR的操作實(shí)際上就是對(duì)FIFO的操作，判斷DDR內(nèi)部產(chǎn)生的DDR狀態(tài)信號(hào)，發(fā)出緩存或者數(shù)據(jù)讀出命令。
　　用戶接口層模塊方框圖如圖3所示。當(dāng)用戶發(fā)出緩存命令時(shí)，內(nèi)部狀態(tài)機(jī)自動(dòng)監(jiān)測(cè)圖像幀的開(kāi)始位置并將一幀中的幾行數(shù)據(jù)寫(xiě)入“輸入FIFO”，當(dāng)此FIFO達(dá)到一次猝發(fā)操作數(shù)據(jù)量2KB時(shí)，狀態(tài)機(jī)發(fā)出DDR寫(xiě)命令到下一層，并一次性讀完輸入FIFO的數(shù)據(jù)。圖像數(shù)據(jù)連續(xù)向“輸入FIFO”輸入，狀態(tài)機(jī)不間斷地檢測(cè)“輸入FIFO”的編程狀態(tài)信號(hào)并發(fā)出DDR寫(xiě)命令。由于圖像數(shù)據(jù)存在行場(chǎng)消隱期以及DDR的行猝發(fā)寫(xiě)操作效率高，因此在一定的像素時(shí)鐘條件下不會(huì)出現(xiàn)數(shù)據(jù)堵塞情況。

　　當(dāng)用戶發(fā)出讀出命令時(shí)，狀態(tài)機(jī)自動(dòng)檢測(cè)“輸入FIFO”的狀態(tài)，在可編程空信號(hào)有效時(shí)一次性向“輸出FIFO”輸入2KB數(shù)據(jù)，此時(shí)“輸出FIFO”輸出數(shù)據(jù)有效信號(hào)以提示用戶可以進(jìn)行數(shù)據(jù)讀取。用戶從DDR讀出數(shù)據(jù)操作實(shí)際上就是對(duì)FIFO的讀操作，因此用戶只需要提供讀FIFO使能信號(hào)以及讀FIFO時(shí)鐘就可以將DDR內(nèi)部的數(shù)據(jù)依次讀出。當(dāng)用戶快要將FIFO的數(shù)據(jù)讀空的時(shí)候，狀態(tài)機(jī)發(fā)出讀命令從DDR存儲(chǔ)器中一次性讀出2KB數(shù)據(jù)存入“輸出FIFO”中，由于DDR讀的峰值速度高達(dá)400MB/s(100MHz×2B×2)，而用戶接口讀速率一般不超過(guò)這個(gè)值，因此不會(huì)出現(xiàn)數(shù)據(jù)堵塞情況。
    該模塊完成了用戶接口、圖像輸入、控制器三個(gè)時(shí)鐘域的設(shè)計(jì),極大地簡(jiǎn)化了用戶接口的操作。良好的功能模塊化劃分，使得用戶只需按照具體要求對(duì)圖像輸入接口進(jìn)行簡(jiǎn)單修改便可實(shí)現(xiàn)對(duì)于任何數(shù)據(jù)源的緩存，拓寬了該緩存技術(shù)的應(yīng)用范圍。
1.4 時(shí)鐘管理單元模塊
　　本設(shè)計(jì)DDR控制器時(shí)鐘頻率^[4]為100MHz，在各模塊中時(shí)鐘相位可以不同。因此時(shí)鐘管理模塊對(duì)時(shí)鐘輸入信號(hào)進(jìn)行90°、180°、270°等相移，設(shè)計(jì)中可以采用FPGA的數(shù)字時(shí)鐘管理單元(DCM)。該模塊產(chǎn)生復(fù)位信號(hào)，當(dāng)上電復(fù)位該模塊自動(dòng)檢測(cè)復(fù)位信號(hào)，并延遲200μs產(chǎn)生控制器所需要的復(fù)位信號(hào)。

2 性能測(cè)試
　　使用VHDL語(yǔ)言[5]在ISE7.1i軟件環(huán)境下完成整個(gè)模塊的設(shè)計(jì)，綜合后共占14％的芯片Slice資源，最高時(shí)鐘頻率可達(dá)156.5MHz。在基于Xilinx的VirtexIIpro硬件平臺(tái)上加載測(cè)試，硬件平臺(tái)中使用的DDR為Micron公司的MT46V32M16芯片，晶振為100MHz。
　　為測(cè)試該設(shè)計(jì)的最高平均緩存速度，采用邏輯分析儀采集控制器內(nèi)部工作時(shí)的數(shù)據(jù)傳輸狀態(tài)。發(fā)現(xiàn)一行數(shù)據(jù)的猝發(fā)共需要512個(gè)時(shí)鐘周期，而刷新、充電、狀態(tài)等待等時(shí)鐘開(kāi)銷(xiāo)只需要不到50個(gè)時(shí)鐘周期，因此，實(shí)際平均數(shù)據(jù)吞吐量為理論峰值速率400MB/s×512/(512+50)≈360MB/s。
　　為測(cè)試該圖像緩存的數(shù)據(jù)記錄的完整性，向該模塊輸入模擬產(chǎn)生的相機(jī)數(shù)據(jù)。8位灰度圖像大小為512×512,圖4為從DDR器件中讀出的緩存圖像。

　　本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于DDR的高速圖像緩存。創(chuàng)新地采用了行猝發(fā)操作以提高數(shù)據(jù)吞吐量。在100MHz的時(shí)鐘條件下實(shí)現(xiàn)峰值傳輸速率400MB/s、最大平均傳輸速率360MB/s的圖像緩存。在提高時(shí)鐘頻率的情況下數(shù)據(jù)傳輸率還有上升空間。同時(shí)用戶可根據(jù)需求對(duì)輸入接口進(jìn)行修改以應(yīng)用于特殊要求的數(shù)據(jù)緩存，應(yīng)用廣泛。

參考文獻(xiàn)
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[3] Memory Interface Application Notes Overview[DB/OL].[2007-03-26] http://www.xilinx.com.
[4] SYNCHRONOUS TIMING FOR DDR SDRAM[DB/OL]. http://www.micron.com/datasheets.
[5] 候伯亭. VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì).西安：西安電子科技大學(xué)出版社，1999.