Cadence公布集成芯片規(guī)劃與實現(xiàn)解決方案以提高IC設(shè)計的可預(yù)測性并降低風(fēng)險
2009-08-19
作者：Cadence設(shè)計系統(tǒng)公司
??? 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司，近日公布了一個突破性的解決方案，為設(shè)計與實現(xiàn)工程師帶來出色的可見性與芯片性能、面積、功耗、成本和上市時間等方面的可預(yù)測性，跨越所有的設(shè)計活動，包括系統(tǒng)級設(shè)計與IP選擇到最終實現(xiàn)和簽收。這種半導(dǎo)體設(shè)計的獨特而自動化的方法已經(jīng)通過集成Cadence InCyte Chip Estimator 和 Cadence Encounter Digital Implementation (EDI) System技術(shù)得以實現(xiàn)。這些技術(shù)的結(jié)合提高了從設(shè)計規(guī)格到最終實現(xiàn)的關(guān)鍵指標(biāo)的可預(yù)測性，同時降低了整個IC項目的風(fēng)險。
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?? “隨著復(fù)雜SoC開發(fā)成本的不斷飆升，所有領(lǐng)域的生產(chǎn)商希望其生產(chǎn)工藝能夠有更高的可見度，”Semico Research Corporation高級ASIC/SoC分析家Richard Wawrzyniak說?！巴ㄟ^集成這兩種產(chǎn)品的功能，Cadence解決了業(yè)界日益迫切的需求，為Soc的開發(fā)提供一個獨特和及時的解決方案?！?/FONT>
??? 在設(shè)計周期中結(jié)構(gòu)規(guī)劃階段做出的決策在很大程度上決定了芯片最終的大小、功耗、性能和成本。在這些初期階段，設(shè)計團隊可以在最終設(shè)計、實現(xiàn)和簽收之前考慮并量化各種結(jié)構(gòu)和IP選項，實現(xiàn)最大的優(yōu)化。然而過去半導(dǎo)體設(shè)計師一直被迫使用手動或分散的方法進行評估和結(jié)構(gòu)選擇，缺乏靈活性、自動化和精確分析以及與實現(xiàn)工具緊密結(jié)合的優(yōu)勢。這種新Cadence解決方案不再需要靠猜測，提供了一個全新的數(shù)據(jù)驅(qū)動和全局的方法進行IP選擇的優(yōu)化，并結(jié)合結(jié)構(gòu)、設(shè)計、實現(xiàn)與簽收。
??? 使用全新的Cadence解決方案，設(shè)計師可以迅速而精確地評估芯片尺寸、功率和成本，包括實時IP和生產(chǎn)工藝假設(shè)分析，以簡化IP選擇，并確認(rèn)設(shè)計結(jié)構(gòu)和可行性。作為Cadence開放型、多供應(yīng)商IP技術(shù)的一個里程碑，該解決方案利用了ChipEstimate.com門戶網(wǎng)站中廣大的IP體系，該站有200多家IP供應(yīng)商和晶圓廠，他們提供數(shù)據(jù)使得精確的假設(shè)分析能力成為可能。當(dāng)系統(tǒng)級權(quán)衡與架構(gòu)完成后，設(shè)計師可以動態(tài)推進到最終實現(xiàn)階段，將評估作為一個種子，更快得到收斂的結(jié)果。Cadence的EDI System可以完成設(shè)計的實現(xiàn)與簽收，同時監(jiān)控和跟蹤模塊與全芯片進展的各個方面，并且更新當(dāng)前實際芯片面積、功耗、性能和成本，讓所有利益相關(guān)者都可以清楚地看到。由于EDI System的優(yōu)化改進了成品率、尺寸或功率，用戶可以立刻看到在整個芯片成本方面的優(yōu)勢。
?? “這種新解決方案為半導(dǎo)體設(shè)計團隊提供了一個獨特的新優(yōu)勢，從系統(tǒng)級工程師到芯片實現(xiàn)工程師等所有參與者如今都可以更為了解詳情并進行精確的權(quán)衡，包括技術(shù)與經(jīng)濟指標(biāo)，”Cadence首席戰(zhàn)略官兼高級副總裁Charlie Huang說?！八蚱屏烁黝I(lǐng)域之間的壁障，帶來更透明而可預(yù)測的半導(dǎo)體開發(fā)流程。這種節(jié)約成本的設(shè)計理念是設(shè)計團隊的一個全新模式，能夠解決對于降低IC設(shè)計成本與風(fēng)險的迫切市場需求。”
??? 這種新解決方案將會在7月份于舊金山舉辦的Design Automation Conference中展出，將于年內(nèi)上市。