I.概述　

 

本文將：

 

. 總結(jié)針對計(jì)算應(yīng)用的典型同步降壓調(diào)節(jié)器負(fù)載設(shè)計(jì)規(guī)范；Tjcn、負(fù)載電流、DC和瞬態(tài)調(diào)節(jié)

. 簡單概述帶來典型的每相20 - 30 A電流的因素；工作頻率、瞬態(tài)響應(yīng)和效率

. 解釋三要素概念=>額定輸出電流由三個(gè)因素確定：輸出功率/電流、效率，以及Tjcn-amb熱阻抗

. 總結(jié)功率級(Power Stage)器件設(shè)計(jì)特性，優(yōu)化效率和熱阻抗

. 展示在效率、功率損耗和溫升等方面的測量數(shù)據(jù)

. 解釋采用如何測量安裝在電源板上的零部件的熱阻抗

. 探討受輸出電壓影響的效率和熱阻抗，及所產(chǎn)生的HS/LS占空比(duty cycle)

. 結(jié)論

 

II.典型的同步降壓計(jì)算負(fù)載規(guī)范　

 

針對典型的同步降壓調(diào)節(jié)器計(jì)算負(fù)載需求，對功率級系列部件進(jìn)行優(yōu)化。這些應(yīng)用將具有大范圍的電流水平且可以是單相或者多相。通過在每相基準(zhǔn)上比較電源系統(tǒng)(power train)規(guī)范，我們注意到，許多設(shè)計(jì)顯示了共同的工作范圍。典型的每相電源系統(tǒng)規(guī)范為：

 

. 電源系統(tǒng)占空比為5 % - 40 %

. 工作頻率：300 kHz到600 kHz

. 負(fù)載功率：25 W

. 負(fù)載電流：25 A

 

針對此設(shè)計(jì)范圍，已對部件的功率級設(shè)定進(jìn)行了優(yōu)化。選擇了最通用的設(shè)計(jì)作為目標(biāo)工作點(diǎn)- 12 Vin, 1 V / 25 A 輸出。

 

III.決定負(fù)載規(guī)范的因素　

 

上述的參考設(shè)計(jì)規(guī)范—占空比、頻率、功率和電流—是通過平衡相當(dāng)廣泛的電氣和散熱限制來設(shè)定的。對于典型的多相CPU電源，這些限制包括：

 

. 靜態(tài)負(fù)載運(yùn)行期間的輸出峰峰值電壓紋波

. 負(fù)載瞬變期間的輸出電壓偏移

. 系統(tǒng)溫升極限

. 硅Tjcn設(shè)計(jì)極限

. 輸入電流紋波

 

將會討論每個(gè)設(shè)計(jì)因素的影響，以及折衷方案如何推動(dòng)電源系統(tǒng)規(guī)范達(dá)到每相電流極限和工作頻率。

 

滿足這些系統(tǒng)性能目標(biāo)需要平衡相互沖突的要求。對于穩(wěn)態(tài)和瞬態(tài)負(fù)載，設(shè)計(jì)必須具有低輸出電壓紋波。每相DC電流、峰峰值紋波電流和工作頻率都會影響輸出調(diào)節(jié)。通過增加電源系統(tǒng)電感，可以減少靜態(tài)輸入和輸出紋波，但較大的電感將會降低供電瞬態(tài)性能。較高的工作頻率將減少紋波并改進(jìn)瞬態(tài)性能，但較高的工作頻率將會引起效率降低，因?yàn)樵黾恿碎_關(guān)損耗，由此增加了器件的溫升。

 

用于解決此局限的設(shè)計(jì)方法就是將總負(fù)載電流分成幾個(gè)并聯(lián)的電源系統(tǒng)，且允許每個(gè)都有相對高的紋波電流值。圖1和圖2顯示了單相設(shè)計(jì)與多相設(shè)計(jì)的紋波電流比較。

 

 

圖1. 單相紋波電流

 

圖2. 多相紋波電流

多相設(shè)計(jì)的優(yōu)勢為幾個(gè)低頻單相電源系統(tǒng)的電流交錯(cuò)。這帶來了較低的峰峰值紋波和較高的紋波頻率。對于給定的紋波電壓，還允許減少輸出電容數(shù)。對于每一個(gè)電源系統(tǒng)，可以使用小電感來實(shí)現(xiàn)良好的瞬態(tài)響應(yīng)。但這將導(dǎo)致紋波的增加。通過相電流的交錯(cuò)，將減少產(chǎn)生的輸出電流紋波，同時(shí)仍然允許良好的瞬態(tài)響應(yīng)。另外，大多數(shù)控制器具有瞬態(tài)運(yùn)行模式，允許對準(zhǔn)各個(gè)相位，用于優(yōu)化轉(zhuǎn)換速率。

 

對于給定的電感/電容元件的設(shè)置，較高的工作頻率將導(dǎo)致紋波減少并改進(jìn)瞬態(tài)響應(yīng)；或者設(shè)計(jì)人員可以選擇保持紋波恒定，并減少電感和輸出電容元件的尺寸。

 

注意，通過增加電源頻率或減少輸出電感，無法單獨(dú)滿足CPU負(fù)載的初始急速瞬態(tài)階段要求。需要低阻抗陶瓷電容的網(wǎng)格運(yùn)作來滿足初始瞬態(tài)。但在減少剩余的輸出電容方面，更快的電源瞬態(tài)響應(yīng)是有效的。

 

典型的每相25A、300kHz – 600kHz電源系統(tǒng)規(guī)格，是基于這些限制條件的最佳平衡。因此針對這一電流和頻率范圍所設(shè)計(jì)的器件將涵蓋范圍廣泛的應(yīng)用。

 

IV.三要素　

 

當(dāng)新的部件發(fā)布時(shí)，我們常常會詢問它的額定電流。飛兆半導(dǎo)體的數(shù)據(jù)表使用行業(yè)標(biāo)準(zhǔn)方法來規(guī)定額定電流，基于元件放置在極大的散熱器上，并測量每個(gè)芯片發(fā)熱達(dá)到其額定Tjcn額定值時(shí)所需要的電流。這使得可替換元件之間容易比較，但在實(shí)際電源應(yīng)用中對部件的有效電流能力的理解有些局限。

 

就像一只三條腿的凳子，部件的有效額定電流將基于三個(gè)不同因素的平衡：

 

. 輸出功率

. 效率

. Jcn-Ambient 熱阻抗

 

如圖3所示，對于在期望的額定電流上運(yùn)行的部件，它必須滿足這三個(gè)限制因素的平衡；功率(Vout x Iout)、效率和熱阻抗。圖3中，25 A的灰色平面與曲面相交部分顯示了在Vout = 1 V時(shí)，實(shí)現(xiàn)25 A所需的效率和阻抗組合。例如，假如設(shè)計(jì)的效率為90%，那么它必須具有低于14 C / W的熱阻抗，以便保持溫升低于40 C。

 

圖3. 額定電流與效率和熱阻抗的比較

由于在過去的五年里器件性能得到了改進(jìn)， 25 A輸出設(shè)計(jì)已經(jīng)從一個(gè)三或四個(gè)FET D-PAK設(shè)計(jì)演變?yōu)橐粋€(gè)雙FET結(jié)構(gòu)，并且現(xiàn)在已經(jīng)演變?yōu)閱我坏? mm x 6 mm功率級雙芯片。圖4顯示了在電源系統(tǒng)尺寸方面的顯著減少，這些已在這段時(shí)間內(nèi)發(fā)生。

 

圖4. 對于25 A設(shè)計(jì)的電源系統(tǒng)演變

 

可以使用A/mm^2來表述此尺寸方面的改進(jìn)，這里mm^2尺寸是安裝部件所需的線路板面積尺寸。這包括封裝外形加上焊接位占位面積。圖5顯示了在密度方面的演變，它們是從一系列飛兆評測板上觀測到的，而這些評測板在過去五年里一直進(jìn)行測試。

圖5. 電源系統(tǒng)電流密度

在以下章節(jié)中，將回顧飛兆半導(dǎo)體能夠?qū)崿F(xiàn)功率密度的顯著提高的設(shè)計(jì)改進(jìn)。

 

V.功率級器件設(shè)計(jì)具有優(yōu)化效率和熱阻抗的特性　

 

如圖3所示，如果需要增加功率密度，就必須通過降低功率損耗、改進(jìn)熱阻抗或者同時(shí)改進(jìn)這兩者來提高FET效率。

 

回到圖5中所引用的電源設(shè)置，可以標(biāo)出它們的損耗。圖6顯示出對于圖5中所引用的電源設(shè)置，損耗減少了。

圖6.電源損耗

飛兆半導(dǎo)體最新發(fā)布的功率級部件顯示了全系列產(chǎn)品的最佳功率密度性能。

 

功率級系列產(chǎn)品的功率改進(jìn)是以FET效率和封裝熱阻抗設(shè)計(jì)這兩者為基礎(chǔ)的。

 

電源效率受以下因素影響：

 

. FET硅性能[1]

. 封裝和線路板寄生參數(shù)[2][3]

 

影響硅器件最大負(fù)載性能的關(guān)鍵來源是低側(cè)(Low Side，LS) FET傳導(dǎo)損耗和高側(cè)(High Side，HS) FET傳導(dǎo)加開關(guān)損耗。LS FET的開關(guān)損耗也是一個(gè)重要因素。

 

如圖7所示為與時(shí)間相對應(yīng)的Rds和Rds*Qg的改進(jìn)，隨著時(shí)間的推進(jìn)，飛兆半導(dǎo)體已經(jīng)在這兩者上實(shí)現(xiàn)了顯著改進(jìn)。傳導(dǎo)損耗與RDSON成正比，而開關(guān)損耗與Rds*Qg直接相關(guān)。因此，飛兆半導(dǎo)體實(shí)現(xiàn)的設(shè)計(jì)改進(jìn)減小了這兩個(gè)損耗因素。通過減少硅器件特有的導(dǎo)通電阻(m? cm2)來降低Rds。這提供了更多選項(xiàng)，可使用較小的芯片來達(dá)到期望的Rds。由于較小的芯片具有較低的柵極電荷，這還將帶來較低的開關(guān)損耗。在開關(guān)損耗中起作用的其它指標(biāo)還有Qgd、Coss、Rg和跨導(dǎo)(transconductance)。采用此新一代部件，飛兆半導(dǎo)體能夠縮小芯片尺寸，并在全部指標(biāo)設(shè)置上進(jìn)行改進(jìn)。

 

圖7. 與時(shí)間對應(yīng)的Rds和Rds*Qg改進(jìn)

 

FET振鈴性能是一個(gè)經(jīng)常被忽視的因素，但也會影響效率。飛兆半導(dǎo)體的LV FET已包含了專有的(專利申請中)自衰減特性，可使峰值過沖和振鈴持續(xù)時(shí)間最小化，如圖8所示。采用典型的基于飛兆半導(dǎo)體器件的設(shè)計(jì)，則無需緩沖電路。對于競爭對手解決方案，其緩沖器可能降低最高效率多達(dá)1%。

圖8.飛兆半導(dǎo)體FET中的內(nèi)在緩沖器

在電源性能中封裝屬性也起到關(guān)鍵作用。如圖9和圖10所示，顯著的性能改進(jìn)已經(jīng)實(shí)現(xiàn)，因?yàn)榉庋b設(shè)計(jì)已經(jīng)從D-PAK / SO-8設(shè)計(jì)發(fā)展到分立Power56，然后到雙Power56。D-PAK部件具有低熱阻，但源極電感高。由于使用多源極粘接線，SO-8部件提供了低的源極電感，但Jcn-Case熱阻抗高。

圖9. 封裝電阻對比源極電感

圖10. 熱阻Jcn-Ambient對比Jcn- Case

Power56系列則結(jié)合了這兩者的最佳屬性，具有良好的Jcn-Case熱阻抗和低源極電感。如圖11所示，Power56封裝具有大導(dǎo)熱面積與大量源極粘接線相結(jié)合的優(yōu)勢。

圖11. D-PAK對比Power56結(jié)構(gòu)

功率級雙封裝則將其帶到了一個(gè)新的水平上，消除了HS和LS FET間的線路板寄生電阻和電感。單單此電感可以輕易達(dá)到0.1 – 0.2 nH，與分立Power 56封裝的值基本相同。

 

圖12顯示了功率級非對稱雙FET設(shè)計(jì)的演變。該功率級在最小的占位面積封裝中結(jié)合了分立FET D-PAK和SO-8設(shè)計(jì)的最佳特性。在該功率級中，HS FET結(jié)合了低電感的多源極粘接線和低熱阻抗的金屬漏極襯片。LS FET采用低熱阻抗的大金屬漏極襯片。飛兆半導(dǎo)體的第一代功率級部件使用多個(gè)粘接線來連接LS芯片源極。第二代使用固體金屬夾來連接LS源極，從而改進(jìn)封裝熱性能并減少LS源電感。功率級雙FET設(shè)計(jì)也消除了HS和LS FET間的線路板互連電阻和電感。

 

圖12. 功率級封裝的演變

 

VI.針對效率、功率損耗和溫升的測量數(shù)據(jù)　

 

在FET FOM和封裝結(jié)構(gòu)中采用最新的重要改進(jìn)，飛兆半導(dǎo)體現(xiàn)在能夠在單一Power 56封裝空間中提供25 A解決方案。圖13和圖14顯示了在評估設(shè)計(jì)中測量的功率級部件的高效率和低工作溫度。

圖13. 功率級FDMS3600S的效率

圖14. HS和LS器件的溫度與頻率對比

功率損耗通常從測試板的輸入到輸出中測得，但對于估算熱負(fù)載，專注于FET損耗和Tjcn上所產(chǎn)生的溫升是非常有用的。為做到這點(diǎn)，通過減去電感功率損耗來調(diào)整功率損耗估算值，如圖15所示。對于飛兆半導(dǎo)體的效率測量，除了測量Vout，也可測量Vsw 的DC平均值。從功率損耗估算值中減去(Vsw-Vout)*Iout，可提供更好的FET損耗估算值。此近似值非常適用于中到大電流水平，這里電感RMS和DC電流接近相等。

 

圖15. 估算電感損耗

圖16顯示了從測試板輸入腳到輸出電感的功率損耗。

圖16. 輸入-Vsw功率損耗

此損耗包括幾個(gè)因素；柵極驅(qū)動(dòng)器損耗、線路板傳導(dǎo)損耗和FET損耗。在較高的功率水平上，溫升成為限制，F(xiàn)ET開關(guān)和傳導(dǎo)損耗將占主要地位，還包括線路板銅損耗。在大負(fù)載下，柵極驅(qū)動(dòng)損耗將不再是一個(gè)重要因素。

如圖17所示，由于功率耗散和熱阻抗不同，封裝內(nèi)的HS和LS將在略有不同的結(jié)溫下工作。

圖17. 在600 kHz, 25 A負(fù)載下的FDMS3600S

VII.熱阻抗測量數(shù)據(jù)　

對于安裝在標(biāo)準(zhǔn)測試板上的部件，功率級數(shù)據(jù)表將顯示Jcn-Case和Jcn-Amb熱阻抗規(guī)范。

圖18. 熱阻抗規(guī)范

但這些數(shù)值僅適用于安裝在測試夾具上的雙FET封裝，且只有一個(gè)芯片供電。對于部件安裝在電源板上的多FET，其性能和兩芯片供電有著更復(fù)雜的關(guān)系。

 

如圖18所指出的，Jcn-Amb阻抗將受Case-Amb成分的強(qiáng)大影響。這是電源板的熱阻抗，且由實(shí)際的電源板設(shè)計(jì)來確定。一個(gè)額外的復(fù)雜因素就是設(shè)計(jì)內(nèi)的功率耗散位置間的熱耦合。如果HS和LS FET均有功率損耗，一個(gè)芯片的溫升將感應(yīng)第二個(gè)芯片的溫升且成比例。估算所產(chǎn)生的芯片溫度變化是一項(xiàng)困難的工作。

 

針對安裝在實(shí)際應(yīng)用板上的FET封裝，飛兆半導(dǎo)體用于模擬交叉發(fā)熱的方法就是測量熱阻抗矩陣。

 

模擬兩個(gè)FET的一個(gè)簡單矩陣可以提供對熱性能的很好的了解。一旦確定矩陣，對于任何HS和LS功率損耗組合，都可以計(jì)算單個(gè)FET芯片的溫度。

 

圖19顯示了矩陣的一個(gè)實(shí)例，針對給出的HS/LS功率損耗比例，如何使用矩陣來計(jì)算單個(gè)芯片的溫度。在此實(shí)例中，Tjcn假定為22 C。

圖19. 熱阻抗矩陣

為求出矩陣中的單個(gè)元素，圖19的公式改寫為如圖20中所示的公式。在此實(shí)例中，假定環(huán)境溫度為22 C。

圖20. 求出矩陣系數(shù)

圖20顯示可以通過每次給一個(gè)器件供電來確定熱矩陣的元素，然后測量板上安裝部件的兩個(gè)芯片所產(chǎn)生的溫升。進(jìn)行該測試的一個(gè)簡便方法是，在一個(gè)FET的體二極管中施加電流，然后使用IR照相，測量兩個(gè)FET的溫度。圖21所示為測試設(shè)置。

圖21. 熱阻抗測試方法

 

圖22顯示了一個(gè)測量實(shí)例。飛兆半導(dǎo)體通過使用自動(dòng)化效率測量設(shè)備進(jìn)行此測量，按照每步10分鐘，逐步改變負(fù)載，通過幾個(gè)功率水平。劃出直線使其與所產(chǎn)生的數(shù)據(jù)相符，溫度與功率測量值相比的斜率就是期望的矩陣值。

圖22. 在功率級封裝中使一個(gè)FET發(fā)熱

此測量將描述安裝在實(shí)際板上的部件熱阻抗。為達(dá)到最好的準(zhǔn)確度，不可去除關(guān)鍵功率元件，比如此測試中的輸出電感。該電感將充當(dāng)熱流路徑，并且將略微降低Jcn-Amb阻抗。

 

圖23顯示了此計(jì)算的一個(gè)實(shí)例。所產(chǎn)生矩陣的對角元素將會是每個(gè)芯片的Jcn-Amb阻抗，非對角元素將模擬芯片間的發(fā)熱。圖23和圖24顯示了測量數(shù)據(jù)和所產(chǎn)生的矩陣項(xiàng)實(shí)例。通過取兩測量項(xiàng)平均值來計(jì)算非對角項(xiàng)。

圖23. 計(jì)算熱矩陣系數(shù)

圖24. 測量熱矩陣

 

因?yàn)镠S芯片較小且封裝片也較小，因而它的阻抗略高。

 

VIII.使用熱矩陣作為分析工具

 

典型的FET數(shù)據(jù)表將列出幾個(gè)不同數(shù)字作為器件的額定電流。圖25顯示了一組典型的規(guī)范值。這些數(shù)值都假定部件放置在規(guī)定的測試夾具中，且電源施加在兩個(gè)芯片中的一個(gè)上。

 

圖25. 功率級額定電流

 

電源設(shè)計(jì)的最大額定電流通常由FET的Tjcn來規(guī)定。對于連續(xù)運(yùn)行在150 C上的FET，通常由供應(yīng)商來給出額定值。但因?yàn)殡娫窗逶试S的工作溫度和其它限制，客戶經(jīng)常選擇較低的溫度極限，比如105 C。他們的設(shè)計(jì)還將規(guī)定一個(gè)最高的環(huán)境溫度，比如65 C。因此，F(xiàn)ET的最大允許溫升可能僅為40 C。如果設(shè)計(jì)中兩個(gè)FET中的任一個(gè)達(dá)到了該極限，那么設(shè)計(jì)就會處于其最大工作電流上。

 

在圖26的標(biāo)繪中，對于每一個(gè)芯片，我們顯示了Tjcn < 105 C的設(shè)計(jì)極限如何與預(yù)測溫度相交。設(shè)計(jì)極限將由Tjcn溫度極限與兩個(gè)平面的交叉點(diǎn)來設(shè)定。

 

注意，封裝功率耗散極限轉(zhuǎn)變?yōu)镠S對LS功率變化比。相比于通過LS芯片面積輸出1 W，通過HS芯片面積輸出1 W產(chǎn)生的溫升將會較大。

 

計(jì)算機(jī)輔助電路設(shè)計(jì)程序(PSPICE)和混合模式仿真等程序可以用于估算器件損耗[3]。然后可以使用熱矩陣來預(yù)測每個(gè)FET的Tjcn。使用熱矩陣來預(yù)測FET的Tjcn可提供幾方面的了解。因?yàn)橛袃蓚€(gè)發(fā)熱元件且它們之間存在交叉耦合，該結(jié)構(gòu)不再具有一個(gè)簡單固定的Jcn-Amb阻抗指標(biāo)。有效的封裝熱阻抗將是變化的，取決于HS和LS的功率比例。為預(yù)測每個(gè)芯片的最高溫度，設(shè)計(jì)人員必須使用矩陣來計(jì)算Tjcn。

 

圖26. HS和LS溫度與功率對比

 

 

對于一系列HS / LS功率級，可以使用矩陣來計(jì)算FET對的最高Tjcn。而后，此數(shù)據(jù)可以轉(zhuǎn)化為一組等高線，標(biāo)繪出溫度與功率的對比。圖27顯示了一個(gè)實(shí)例。典型的12 V -> 1.1 V電源設(shè)計(jì)將具有HS /LS功率分配，范圍在30/70 到40/60內(nèi)。如等高線顯示，功率級設(shè)計(jì)的最大功率處理能力將隨HS / LS功率損耗的比例變化而變化。針對章節(jié)II中引用的典型設(shè)計(jì)范圍，已選擇功率級HS和LS FET來提供優(yōu)化的性能。

 

功率等高線還可用于判斷散熱封裝設(shè)計(jì)的改進(jìn)。圖27顯示的等高線可用于飛兆半導(dǎo)體的當(dāng)代功率級部件與先前一代的對比。這兩者的結(jié)構(gòu)細(xì)節(jié)如圖12所示。對于LS FET源極連接，先前一代部件使用粘接線。而當(dāng)代部件使用固體金屬夾。圖27顯示了通過此新設(shè)計(jì)實(shí)現(xiàn)的改進(jìn)的熱性能。在整個(gè)HS/LS功率范圍內(nèi)，新封裝能夠?qū)崿F(xiàn)較高的凈功率水平耗散。

圖27. 功率等高線

開關(guān)頻率和電壓比(Vout/Vin)等設(shè)計(jì)因素都將影響HS與LS功率損耗比。圖28顯示了測量數(shù)據(jù)，這里相同的功率級部件運(yùn)行在幾個(gè)不同的輸出電壓上。這兩個(gè)芯片的溫度由單個(gè)FET和來自相鄰FET的熱耦合這兩者來確定。注意，在此實(shí)例中，隨著Vo增加，最高溫度從LS芯片轉(zhuǎn)到HS芯片上。

 

圖28. HS和LS測量溫度與Vo的對比

IX.結(jié)論

 

在單一Power56封裝中安裝25A電源系統(tǒng)解決方案是一項(xiàng)挑戰(zhàn)性任務(wù)。僅在幾年前，25A解決方案需要三到四個(gè)FET。有了FET FOM、減少封裝寄生和封裝熱性能方面的最新進(jìn)展，25A功率級雙芯片方案現(xiàn)已成為現(xiàn)實(shí)。

 

通過使用熱矩陣分析，我們已經(jīng)說明了在實(shí)際應(yīng)用中如何比較封裝的功率處理能力，以及最大功率和額定電流如何隨HS / LS功率比例而變化。在一系列輸出電壓和工作頻率下可應(yīng)用該設(shè)計(jì)，這些知識是非常重要的。