雷達目標模擬器可以在雷達系統(tǒng)發(fā)射機不工作的條件下，按照一定的假設，模擬形成全方位、多批次、具有復雜干擾的雷達目標信號，提供接近實戰(zhàn)的空中情報。自出現以來，因其實用性和成本上的優(yōu)勢成為各國的研究熱點。

    針對實裝雷達的特點，介紹了某型雷達目標模擬器的設計與實現，雷達操作人員能夠在接近實戰(zhàn)的環(huán)境中進行訓練，有利于提高操作人員的跟蹤識別目標的水平，最大限度地發(fā)揮雷達的作戰(zhàn)效能。
1 系統(tǒng)結構
    系統(tǒng)結構如圖1所示。主控計算機實現參數設置及理論航跡產生、通道實時計算和控制以及數據接收三部分功能。通過FPGA配以外部驅動電路，實現雷達參數采集通道、目標和干擾信號產生電路、PC104總線驅動電路及同步電路的功能。

    系統(tǒng)工作時，首先通過參數設置及理論航跡產生軟件設置目標及干擾航跡，并對目標與干擾信號的參數進行設置，計算機對硬件電路各通道的目標和干擾包絡數據進行初始化。航跡啟動后，計算機在角度同步方波的控制下，從FPGA接收雷達的狀態(tài)參數，進行模擬判斷、通道分配、相對坐標計算、通道放大量計算及干擾處理，形成通道控制數據。角度方波回程到來時，通過PC104總線送至硬件電路，控制硬件電路產生帶有位置和速度信息的目標與干擾信號，最后經D/A轉換及驅動電路形成雷達的視頻信號。
2 系統(tǒng)硬件實現
    綜合考慮成本與系統(tǒng)的資源需求，本設計選用Altera公司的Cyclone系列芯片EP1C12Q240C8，主控計算機采用PC104主板，外接自定義小鍵盤、磨球鼠標和LCD顯示器，通過主板上的PC104總線與FPGA通信，構成了一套嵌入式應用系統(tǒng)，以滿足控制穩(wěn)定、機械尺寸小的要求。
2.1 雷達參數采集通道
    模擬雷達目標信號時，需要采集制導站的工作狀態(tài)（外引導、掃描跟蹤、制導跟蹤）、目標的照射次數和工作頻率、跟蹤目標的參數（斜距、角度）以及實時波束指向等狀態(tài)參數。
    如圖2所示，雷達參數采集通道的核心部分為一個雙端口存儲器，輸入端接至制導站共總線，輸出端接至PC104總線，通過共享內存的方式實現總線數據的采集，完成對制導站狀態(tài)和參數的讀取。制導站的調度機只對總線接口電路的存儲器執(zhí)行寫操作，工控機只對雙端口存儲器執(zhí)行讀操作，且調度機的優(yōu)先權高于工控機。本設計利用FPGA內部的雙端口RAM作為制導站計算機存儲器的映射。在制導站向其存儲器寫狀態(tài)參數的同時，將該數據寫入FPGA的RAM中，FPGA再通過PC104總線將數據傳給PC104工控機。這樣既保證了原制導站的總線誤碼率，又避免了對雷達的工作造成影響。
    圖3為雷達參數采集通道的頂層設計圖，CAB[12..0]、CDB[15..0]分別為制導站共總線的地址線和數據線，CBOPEN、CDTR、CMIO、CWR、CBHE 為調度機向制導站存儲器寫入數據時的控制信號，同時作為FPGA內的雙端口RAM的使能信號。ad[19..0]和data_out[7..0]分別為PC104工控機的地址線和數據線，在控制總線pc104_CB[4..0]使能時，將16 bit的雷達狀態(tài)數據分兩次傳輸給工控機。
2.2 目標和干擾信號產生電路
    目標和干擾產生電路是硬件設計的關鍵電路，負責形成各種目標包絡信號，主要包括目標信號通道包絡和干擾目標調制通道包絡。
    目標信號產生電路的原理如圖4所示。地址譯碼電路在局部總線的控制下完成各選通信號的譯碼、角度計數及RAM地址形成電路形成角度偏移信號及RAM單元的地址信號；在主控計算機的控制下，將各種目標信號數據經PC104總線寫入RAM單元，用于形成不同目標的包絡數據。要完整模擬目標信號，必須模擬目標的距離、角度和幅度特性。目標的距離模擬可通過控制產生線性調頻目標信號的延時時間實現。目標的角度模擬可通過控制和差支路信號的幅度及相位實現，而目標的幅度特性主要與目標距離、目標雷達的截面積和目標起伏特性有關，可通過雷達目標的施威林（Swerling）起伏模型控制實現。本設計中，將模型數據預先存儲在PC104的存儲卡中，系統(tǒng)工作時根據不同的模擬要求向FPGA的RAM中傳送相關數據，以提高系統(tǒng)的實時性。

    距離形成電路產生不同寬度的距離選通信號，計數步長為16 bit，計數時鐘為100 MHz。在目標包絡形成期間， RAM單元中存儲的數據被逐一讀出，經距離信號選通后的包絡數據與其幅度控制信號相乘，然后輸出至D/A轉換及驅動放大電路，進行功率、增益調節(jié)，即可得到滿足系統(tǒng)要求的目標包絡信號。在模擬多批目標時，只需要先將各目標的高低角/方位角包絡信號相加再輸出給D/A轉換器，因而具有良好的可擴展性。
    干擾信號作為目標回波信號的重要組成部分，其數學形式與目標的信號形式相同,只是幅度的起伏特性和強度以及多普勒頻譜的變化范圍不同。實現簡單干擾時，可以認為是大量近似相等的獨立單元散射體的回波相互疊加，雜波的幅度分布特性近似服從高斯分布模型，但這只適用于早期的低分辨率雷達。實現復雜干擾時，需要使用不同的幅度分布模型對雜波進行模擬，例如，地物雜波的模擬采用幅度概率分布為對數正態(tài)分布和Weibull分布的模型來描述。氣象雜波的模擬采用幅度分布為瑞利分布的高斯譜模型來描述。本設計中，將雜波模擬數據預先存儲在PC104的存儲卡中，系統(tǒng)工作時根據參數設計向FPGA的RAM中傳送雜波數據。干擾信號的包絡數據從RAM中讀出之后，不進行距離信號選通，而是與雜波數據進行相乘調制，然后再與均勻白噪聲相乘進行調制，經過兩次調制后可實現對不同干擾信號的模擬。均勻白噪聲可采用線性反饋移位寄存器LFSR（Linear Feedback Shift Register）方法產生，通過修改FPGA的程序來改變生成噪聲的參數，而不是改變硬件電路，因此可以方便地移植到其他電路設計中。
    高速D/A轉換及驅動電路如圖5所示，MAX5190的8引腳(即數據位)、時鐘引腳和選通端均與FPGA相連，由FPGA為D/A提供40 MHz時鐘，同時芯片的3.3 V電源也由其電源管理引腳提供。

2.3 PC104總線驅動電路及同步電路

    FPGA與PC104主板通過自定義局部總線標準相連，該總線借鑒PC104結構和定義。總線的雙向數據收發(fā)器采用74HC245芯片，該芯片為8 bit雙向總線收發(fā)器，一般用于數據總線間的雙向異步通信，三態(tài)輸出，數據傳送方向由DIR腳控制。輸出允許控制端（GN）低電平有效，為高電平時兩端呈高阻。該總線使用A0～A19共20根地址線尋址存儲器，同時將使能、選通及讀寫控制信號也用于譯碼。
    系統(tǒng)同步信號控制整個系統(tǒng)工作的起始與結束，在其低電平期間，主控計算機將空情數據寫入各功能模塊的存儲單元，當上升沿到來后，各功能模塊則按照空情數據形成所需要的目標和干擾信號。為了克服長距離傳輸線路上噪聲的疊加干擾，兵器送來的同步信號采取差分信號形式傳輸。在進入FPGA之前，需要通過75175芯片將其變換為普通的TTL電平信號。
3 系統(tǒng)軟件實現
3.1 參數設置及理論航跡產生
    參數設置及理論航跡產生部分是系統(tǒng)的人機交互界面，用于設置目標和干擾的航跡及參數，內容包括：目標的批號、機型以及干擾的屬性、時間和強度等。本系統(tǒng)在輸入目標航跡并生成空情時，系統(tǒng)輸出的空情應近似實際，即其中的目標航跡在時間、空間上需要符合特定的要求。實際雷達的坐標測量系統(tǒng)在實現和實際工作中因某些不可預測因素的影響，會產生觀測噪聲，因此，雷達輸出的數據應是疊加觀測噪聲后的數據。本系統(tǒng)在“位置”項中對時刻t加入均值為0的正態(tài)隨機誤差形成擾動來反映觀測噪聲，以產生有一定實際背景的空情。
3.2 通道實時計算和控制及數據接收
    通道數據實時處理、數據接收軟件流程圖如圖6所示。航跡啟動后，系統(tǒng)首先對通道進行初始化，之后等待角度同步方波回程的到來。角度同步方波的下降沿中斷計算機，中斷服務程序進行通道數據寫操作以及接收FPGA采集的制導站參數。完成數據傳輸和數據接收后，中斷服務程序發(fā)出消息，啟動通道數據實時處理程序，通道數據實時處理程序讀取目標數據，判斷是否滿足模擬條件，若不滿足，則執(zhí)行通道回收程序；若滿足，則執(zhí)行通道分配程序。若此批通道分配成功，則進行通道數據的實時處理并顯示制導站的狀態(tài)參數。在下次中斷到來后，中斷處理程序即可將通道控制數據輸出到硬件電路對應的地址單元。

4 樣機結果分析
    本設計已制作成樣機并加裝在制導站上進行了聯機測試。
    圖7是系統(tǒng)設置為模擬產生6個距離、角度上都分離的目標信號的測試圖，圖8是干擾背景下的目標產生測試圖。由圖可看出，加干擾后的目標較難識別與跟蹤。實測結果表明，目標模擬效果達到了預先的設計要求。

    本系統(tǒng)以PC104 FPGA為核心器件,實現了對雷達目標視頻信號的模擬，整個系統(tǒng)具有小型化、成本低、結構簡單、設計靈活的特點，節(jié)省了大量的人力和財力,而且能夠方便靈活地設置各種參數的產生，在雷達操作人員進行搜索跟蹤目標的訓練中發(fā)揮了重要作用。系統(tǒng)通用性強，對其他類型模擬器的設計具有借鑒意義。
參考文獻
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