摘  要： 在數(shù)據(jù)采集領(lǐng)域，基于FPGA和USB2.0的數(shù)據(jù)采集系統(tǒng)具有速度快、容易擴(kuò)展等特點(diǎn)，因其具有的即插即用的功能，使它能適合更廣泛的應(yīng)用場(chǎng)合。在數(shù)據(jù)采集與傳輸控制電路設(shè)計(jì)部分，給出了該模塊的內(nèi)部結(jié)構(gòu)設(shè)計(jì)詳圖,詳細(xì)論述了FPGA內(nèi)部各個(gè)功能電路的設(shè)計(jì)思路和具體實(shí)現(xiàn)過(guò)程。
關(guān)鍵詞： USB； 數(shù)據(jù)采集； FPGA； 固件程序

　　數(shù)據(jù)采集在現(xiàn)代工業(yè)生產(chǎn)及科學(xué)研究中的重要地位日益突出，并且對(duì)實(shí)時(shí)高速數(shù)據(jù)采集的要求也不斷提高。在信號(hào)測(cè)量、圖像處理、音頻信號(hào)處理等一些高速、高精度的測(cè)量中，都要求進(jìn)行高速、高精度的數(shù)據(jù)采集。這就對(duì)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)提出了兩個(gè)方面的要求：一方面，要求接口簡(jiǎn)單靈活且有較高的數(shù)據(jù)傳輸率；另一方面，由于數(shù)據(jù)量通常都較大，要求主機(jī)能夠?qū)?shù)據(jù)做出快速反應(yīng)，并及時(shí)進(jìn)行分析和處理。
　　實(shí)現(xiàn)數(shù)據(jù)傳輸與采集，可選擇如下3種方法：
　　(1)使用傳統(tǒng)的串/并口來(lái)進(jìn)行。使用傳統(tǒng)的串口來(lái)完成，如RS232，其傳輸速率為幾十kb/s到100 kb/s，而系統(tǒng)所要求的數(shù)據(jù)傳輸速率很高，而且還要實(shí)現(xiàn)數(shù)據(jù)的傳輸與采集同步進(jìn)行，因此，串口的速率遠(yuǎn)遠(yuǎn)達(dá)不到實(shí)時(shí)要求；對(duì)于并口,雖然它的傳輸速率可達(dá)到1 Mb/s以上，但由于探測(cè)器與主機(jī)的相距較遠(yuǎn)，因此，布線比較復(fù)雜。
　　(2)采用通用的高速數(shù)據(jù)采集卡。高速數(shù)據(jù)采集卡，如ISA或PCI卡來(lái)實(shí)現(xiàn)數(shù)據(jù)傳輸與采集以及數(shù)據(jù)的存儲(chǔ)處理；這些采集卡雖然在數(shù)據(jù)存取速度上可滿足系統(tǒng)要求，但仍然存在很多缺點(diǎn)，比如安裝復(fù)雜，價(jià)格昂貴，兼容性不好而且還要受計(jì)算機(jī)插槽數(shù)量、地址和中斷資源的限制，可擴(kuò)展性也比較差等。
　　(3)使用USB2.0通用串行接口總線。USB接口是一種重要的計(jì)算機(jī)外設(shè)接口，它支持熱插拔和即插即用，因此使用非常方便,而且傳輸速率高，USB2.0支持高達(dá)480 Mb/s的數(shù)據(jù)傳輸速率。USB接口實(shí)現(xiàn)了計(jì)算機(jī)與多個(gè)外圍設(shè)備的簡(jiǎn)單高速互聯(lián)；既省去計(jì)算機(jī)外部過(guò)多電纜，又避免了像PCI接口那樣的插入式接口板帶來(lái)的操作危險(xiǎn)性及筆記本電腦無(wú)處可插的尷尬。因此，將USB技術(shù)應(yīng)用于數(shù)據(jù)采集非常適合[1-2]。
　　經(jīng)綜合考慮，在此選擇采用USB2.0接口來(lái)完成對(duì)數(shù)據(jù)的傳輸與采集。
1 數(shù)據(jù)傳輸和采集系統(tǒng)方案設(shè)計(jì)
　　數(shù)據(jù)傳輸和采集系統(tǒng)主要由三部分組成，USB2.0通道、FPGA的數(shù)據(jù)雙緩沖器、狀態(tài)寄存器和A/D轉(zhuǎn)換器組成。如圖1所示。

　　CY7C68013是一款基于USB2.0的芯片，其作用是使主機(jī)所發(fā)送的命令序列經(jīng)USB2.0端口輸出，實(shí)現(xiàn)對(duì)數(shù)據(jù)采集系統(tǒng)的控制；同時(shí)把A/D采集的數(shù)據(jù)以高速的數(shù)據(jù)序列發(fā)送到主機(jī)，其中USB2.0提供一個(gè)能和計(jì)算機(jī)連接的數(shù)據(jù)傳輸接口。
　　FPGA的作用主要是利用內(nèi)部的SRAM提供對(duì)數(shù)據(jù)輸出/輸入的雙緩沖，采用雙緩沖的原因與USB中的大端點(diǎn)所配置的雙緩沖類似，均是防止數(shù)據(jù)的溢出和保證數(shù)據(jù)傳輸?shù)倪B續(xù)性。
　　A/D轉(zhuǎn)換器的作用是將所要采集的模擬量轉(zhuǎn)換成數(shù)字量；通過(guò)濾波和放大后，由FPGA接收、緩沖、存儲(chǔ)，經(jīng)USB2.0端口傳回至主機(jī)工作站。高速A/D轉(zhuǎn)換器采用的是轉(zhuǎn)換速率為20 MHz的MAX1425[3]。
　　系統(tǒng)工作過(guò)程為：主機(jī)通過(guò)CY7C68013給數(shù)據(jù)采集系統(tǒng)一個(gè)采樣控制命令，該命令存入FPGA的控制寄存器中，F(xiàn)PGA根據(jù)該命令向A/D轉(zhuǎn)換器發(fā)出相應(yīng)控制信號(hào)；由于ADC采樣率為10 MHz，為和PC運(yùn)行速度相匹配，在FPGA內(nèi)部生成一個(gè)FIFO緩存器。A/D轉(zhuǎn)換器在FPGA的ADC接口控制電路控制下，把模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào),并將指定通道的采樣數(shù)據(jù)存入FPGA內(nèi)部FIFO緩存。同時(shí)FPGA的USB接口控制邏輯查詢CY7C68013是否空閑,如果CY7C68013空閑,那么由FPGA的USB接口控制邏輯將指定通道的采樣結(jié)果從FPGA內(nèi)部FIFO緩存送入CY7C68013的內(nèi)部FIFO。當(dāng)CY7C68013內(nèi)部的FIFO容量達(dá)到一定程度后，CY7C68013自動(dòng)將數(shù)據(jù)打包傳送到PC機(jī)。由于固件程序把CY7C68013設(shè)置為特定的自動(dòng)模式，因此CY7C68013把數(shù)據(jù)送往PC機(jī)期間的所有操作不需要CY7C68013中CPU的干預(yù),從而保證足夠的數(shù)據(jù)傳輸速率。采樣過(guò)程中FPGA的USB接口控制邏輯依次取走批量數(shù)據(jù)，在USB接口打包傳送時(shí)A/D仍然持續(xù)轉(zhuǎn)換，F(xiàn)PGA內(nèi)部FIFO也被持續(xù)寫(xiě)入轉(zhuǎn)換結(jié)果。
2 硬件設(shè)計(jì)
　　系統(tǒng)的硬件由模數(shù)轉(zhuǎn)換接口電路、數(shù)據(jù)采集與傳輸控制電路和接口電路構(gòu)成。
2.1 模數(shù)轉(zhuǎn)換電路設(shè)計(jì)
　　模數(shù)轉(zhuǎn)換接口電路是整個(gè)系統(tǒng)的重要組成部分，它由低通濾波器、多路選擇開(kāi)關(guān)和A/D轉(zhuǎn)換器構(gòu)成，如圖2所示。在系統(tǒng)中起這個(gè)作用的核心器件是A/D轉(zhuǎn)換芯片MAX1425。

　　8路模擬輸入信號(hào)分別經(jīng)過(guò)由運(yùn)放THS4052構(gòu)成的抗混疊低通濾波器去除高頻成分，防止信號(hào)產(chǎn)生“混疊現(xiàn)象”。1/8模擬信號(hào)選擇器根據(jù)來(lái)自FPGA板的地址碼，控制模擬信號(hào)選擇器74HC4051選通8路輸入中的其中一路到輸出端，送到模數(shù)轉(zhuǎn)換器MAX1425將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。MAX1425的控制信號(hào)由FPGA板提供，MAX1425在控制信號(hào)的作用下，以適當(dāng)?shù)臅r(shí)序完成轉(zhuǎn)換工作。
2.2 數(shù)據(jù)采集與傳輸控制電路
　　數(shù)據(jù)采集與傳輸控制電路的開(kāi)發(fā)工作主要集中在FPGA上。FPGA負(fù)責(zé)在EZ-USB FX2與ADC芯片之間的緩沖與控制。一邊與ADC接口，另一邊與USB接口，產(chǎn)生數(shù)據(jù)采集、通道切換、A/D轉(zhuǎn)換、FIFO所需的全部控制信號(hào)，實(shí)現(xiàn)對(duì)傳輸數(shù)據(jù)的緩存、讀/寫(xiě)控制、時(shí)鐘、輸出使能、端點(diǎn)的選擇以及對(duì)ADC的控制等功能。
　　FPGA內(nèi)部設(shè)計(jì)框圖如圖3所示，由FIFO、USB接口控制狀態(tài)機(jī)、ADC接口控制狀態(tài)機(jī)、三態(tài)門(mén)緩沖器、控制寄存器組幾部分構(gòu)成。圖中由右向左的寬箭頭表示數(shù)據(jù)流，F(xiàn)D[9:0]是與USB接口芯片連接的雙向數(shù)據(jù)總線。由左向右的寬箭頭表示傳送來(lái)自PC機(jī)的控制信號(hào)。單線箭頭表示輸入輸出及FPGA內(nèi)部各個(gè)模塊間的控制信號(hào)線。

　　從數(shù)據(jù)流向看，數(shù)據(jù)在ADC接口控制狀態(tài)機(jī)的協(xié)調(diào)下，通過(guò)ADC接口送入FPGA的FIFO中，經(jīng)過(guò)FIFO的緩沖后，在USB接口控制狀態(tài)機(jī)的協(xié)調(diào)下對(duì)三態(tài)門(mén)進(jìn)行控制：當(dāng)USB接口控制狀態(tài)機(jī)對(duì)三態(tài)門(mén)的輸出為高時(shí)，三態(tài)門(mén)開(kāi)啟，數(shù)據(jù)通過(guò)三態(tài)門(mén)傳輸?shù)紽PGA外的USB接口；當(dāng)USB接口控制狀態(tài)機(jī)對(duì)三態(tài)門(mén)的控制輸出為低時(shí)，三態(tài)門(mén)呈現(xiàn)高阻態(tài)，F(xiàn)PGA的這幾個(gè)引腳此時(shí)作為輸入引腳。此種狀態(tài)下,來(lái)自PC機(jī)的控制信號(hào)通過(guò)USB接口芯片CY7C68013從FD[15:0]送入FPGA中，在USB接口控制狀態(tài)機(jī)的控制下，來(lái)自PC的控制信息存入控制寄存器組。并由ADC接口控制狀態(tài)機(jī)來(lái)控制送往FPGA外的ADC接口，作為對(duì)ADC的控制，如通道的選擇。
2.2.1 FPGA內(nèi)ADC接口模塊設(shè)計(jì)[4]
　　MAX1425和74HC4051的控制信號(hào)都由FPGA產(chǎn)生，接口電路如圖4所示。

　　FPGA的工作時(shí)鐘為60 MHz,該時(shí)鐘經(jīng)分頻成10 MHz提供給MAX1425作為工作時(shí)鐘，同時(shí)也作為FPGA內(nèi)其他邏輯的工作時(shí)鐘。由FPGA內(nèi)狀態(tài)機(jī)控制當(dāng)CS#為低和ADC_Convst為高，MAX1425進(jìn)入采樣保持狀態(tài)。當(dāng)Clock的第一個(gè)上升沿到來(lái)，MAX1425開(kāi)始轉(zhuǎn)換。RD#輸出為低，MAX1425把轉(zhuǎn)換結(jié)果放到數(shù)據(jù)總線上，F(xiàn)PGA開(kāi)始讀入10位數(shù)據(jù)(FD[15:0]中10~15六位數(shù)據(jù)線懸空，使數(shù)據(jù)線和AD的位數(shù)匹配)。
　　FPGA控制寄存器的Sel[0:2]信號(hào)作為74HC4051的通道選擇信號(hào)，從而從8路模擬信號(hào)中選擇1路作為MAX1425的輸入。完成一次轉(zhuǎn)換后，當(dāng)ADC_Convst再次為高時(shí)，開(kāi)始下一輪轉(zhuǎn)換?！　?br /> 2.2.2  FPGA內(nèi)USB接口模塊設(shè)計(jì)
　　如圖5所示是Slave模式下FX2與FPGA的連接示意圖。右邊是EZ-USBFx2芯片CY7C68013的引腳，左邊是FPGA中USB接口模塊部分對(duì)應(yīng)的信號(hào)[5-6]。

2.2.3 FPGA內(nèi)USB接口控制狀態(tài)機(jī)的設(shè)計(jì)
　　FPGA內(nèi)USB接口控制狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖如圖6所示。狀態(tài)個(gè)數(shù)共有6個(gè)，復(fù)位信號(hào)的模式設(shè)置為異步復(fù)位。狀態(tài)機(jī)主要分為讀、寫(xiě)兩部分，包括讀取EP2中所包含的命令,然后存到FPGA的控制寄存器組中，以及將FPGA的FIFO中的數(shù)據(jù)讀出，然后寫(xiě)入EP6端點(diǎn)緩沖區(qū)[7]。

　　該狀態(tài)機(jī)工作過(guò)程為：
　　(1) 系統(tǒng)加電或復(fù)位后，狀態(tài)機(jī)進(jìn)入空閑狀態(tài)(idle )。
　　(2) 在空閑狀態(tài)下，當(dāng)EP2不空時(shí)，進(jìn)入read_0。狀態(tài)，從EP2中讀出PC發(fā)下來(lái)的控制命令。隨后進(jìn)入read_1狀態(tài),把命令存到FPGA內(nèi)控制寄存器中,并把FPGA內(nèi)的FIFO清空(fifo_aclr1=′1′ )，以準(zhǔn)備存儲(chǔ)采樣數(shù)據(jù)。之后再回到idle狀態(tài)。
　　(3)在空閑狀態(tài)下，當(dāng)EP2為空(Fx2_empty=′0′)，而FPGA的FIFO不為空，即其中有數(shù)可讀(empty=0)并且EP6不滿時(shí)，進(jìn)入write_0狀態(tài)。這里之所以要看EP2是否為空，是想優(yōu)先處理PC通過(guò)EP2傳來(lái)的命令。在write_0狀態(tài)下，選中對(duì)CY7C68013的EP6操作(ADDR=2’h2)，同時(shí)從FPGA內(nèi)部的FIFO中讀出一個(gè)數(shù)據(jù)；之后進(jìn)入write_1狀態(tài),在此狀態(tài)下,把數(shù)據(jù)寫(xiě)入CY7C68013。然后進(jìn)入write_2狀態(tài),而write_2狀態(tài)的輸出與idle狀態(tài)相同，目的是提供一個(gè)時(shí)鐘周期的延遲。這是因?yàn)镕PGA工作于60 MHz的時(shí)鐘下，比CY7C68013快，所以加入這樣一個(gè)延遲以保證可靠的數(shù)據(jù)傳輸[8]。
3 軟件設(shè)計(jì)
　　數(shù)據(jù)采集系統(tǒng)的軟件設(shè)計(jì)包括了三部分，如圖7所示。CY7C68013的固件，Windows平臺(tái)上USB設(shè)備驅(qū)動(dòng)程序和應(yīng)用程序。

　　在Windows操作平臺(tái)下，當(dāng)有新的設(shè)備接入時(shí)，操作系統(tǒng)就會(huì)依據(jù)設(shè)備回傳的有關(guān)信息自動(dòng)地調(diào)用相應(yīng)的設(shè)備驅(qū)動(dòng)程序。當(dāng)USB設(shè)備的設(shè)備驅(qū)動(dòng)程序裝載后，主機(jī)應(yīng)用程序通過(guò)USB設(shè)備驅(qū)動(dòng)程序與系統(tǒng)USBDI(USB Device Interface)進(jìn)行通信，然后由系統(tǒng)產(chǎn)生USB數(shù)據(jù)的傳送動(dòng)作。固件則是運(yùn)行在外設(shè)接口芯片中的代碼，用以響應(yīng)各種來(lái)自系統(tǒng)的USB標(biāo)準(zhǔn)請(qǐng)求，完成各種數(shù)據(jù)的交換工作和事務(wù)處理。
    　固件架構(gòu)實(shí)現(xiàn)了與USB兼容的外圍設(shè)備所需的基本功能。經(jīng)過(guò)鏈接(link)最小的描述符表文件，并對(duì)該架構(gòu)做適當(dāng)?shù)男薷幕蛱砑硬糠执a，就可以構(gòu)建出完全兼容的設(shè)備固件架構(gòu)。通過(guò)鏈接Cypress所提供的子程序碼，就有可能逐漸地構(gòu)建出完全兼容功能的設(shè)備，固件程序的流程圖如圖8所示[9-10]。

    　基于FPGA和USB2.0的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)采用FPGA、微控制器和計(jì)算機(jī)的混合系統(tǒng)，采用計(jì)算機(jī)的USB接口作為數(shù)據(jù)傳輸接口。軟件設(shè)計(jì)工作包括MCU的Firmware(固件程序)的設(shè)計(jì)、計(jì)算機(jī)上USB接口驅(qū)動(dòng)程序的設(shè)計(jì)、計(jì)算機(jī)上應(yīng)用程序的設(shè)計(jì)等部分。MCU在FPGA和計(jì)算機(jī)之間起著橋梁的作用，它要對(duì)USB接口進(jìn)行控制，實(shí)現(xiàn)與計(jì)算機(jī)的通信，接受計(jì)算機(jī)的控制，要對(duì)它與FPGA的接口進(jìn)行設(shè)置和控制，還會(huì)與FPGA進(jìn)行對(duì)話，以實(shí)現(xiàn)對(duì)FPGA的工作模式的設(shè)置。
　　由于系統(tǒng)開(kāi)發(fā)過(guò)程中涉及了硬件設(shè)計(jì)、微控制器軟件設(shè)計(jì)和PC機(jī)軟件設(shè)計(jì)，因此本設(shè)計(jì)的難度表現(xiàn)在軟、硬件的混合設(shè)計(jì)，MCU軟件和PC機(jī)軟件的聯(lián)合設(shè)計(jì)等綜合技能和全面的軟、硬件知識(shí)。
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