隨著現(xiàn)代雷達(dá)領(lǐng)域的電磁頻譜不斷拓寬，對(duì)接收機(jī)的帶寬也提出了要求。而寬帶的接收機(jī)必然需要寬帶的頻率源，將寬帶信號(hào)下變頻到窄帶的中頻信號(hào)，以便處理。在寬帶頻率源的設(shè)計(jì)上，傳統(tǒng)的直接頻率合成技術(shù)需要大量的分頻器、倍頻器和濾波器等，體積大，不利于設(shè)備的小型化。DDS（直接數(shù)字頻率合成技術(shù)）輸出的頻率較低，不適合直接應(yīng)用在寬帶系統(tǒng)中，且其有限量化位會(huì)帶來(lái)不易控制的雜散。而使用由鑒相器、濾波器和VCO等組成的PLL（鎖相環(huán)）系統(tǒng)，只要VCO選擇在所需的帶寬之上，設(shè)計(jì)難度就不會(huì)太大。

    本論文需要設(shè)計(jì)一寬帶頻率源，具體指標(biāo)為：頻帶范圍4 GHz~8 GHz;相噪小于-80 dBc/Hz@10 kHz;雜散小于-60 dBc;變頻時(shí)間小于30 μs;頻率分辨率為10 MHz;功率大于-10 dBm。
1 頻率源設(shè)計(jì)
1.1 器件選擇
    本文采用基于鎖相環(huán)的設(shè)計(jì)方法， 鎖相環(huán)框圖如圖1所示。

其中Fref為參考輸入,一般由晶振提供。Fout為最終輸出頻率。
    本文選擇Hittite公司的PLL芯片HMC702，該芯片內(nèi)置了R分頻器、鑒相器和N分頻器，最高支持14 GHz的頻率，相噪雜散水平也十分優(yōu)異，有小數(shù)模式和整數(shù)模式可供選擇。而VCO的選擇，根據(jù)頻率范圍，選擇HMC586。它是一款MMIC寬帶VCO，圖2為其調(diào)節(jié)電壓和頻率之間的關(guān)系圖,從圖中可以看出其可以覆蓋4 GHz~8 GHz[1]。
1.2 環(huán)路濾波器設(shè)計(jì)
    如圖1所示,環(huán)路濾波器在環(huán)路中處于鑒相器和VCO之間，不但可以濾除來(lái)自晶振的噪聲、鑒相器本身的輸出噪聲和載頻分量以及減少鑒相頻率的泄露，還可以濾除來(lái)自VCO的噪聲,但最重要的是建立起環(huán)路的動(dòng)態(tài)特性[2]。
　    由圖2可以看出,在4 GHz~8 GHz時(shí)，VCO的調(diào)節(jié)電壓約為0.8 V~14.2 V，而HMC702所能給出的電壓為0.5 V~4.5 V[3],所以需采用有源環(huán)路。這里采用AD公司的OP184運(yùn)放，該運(yùn)放為軌到軌運(yùn)放，噪聲為3.9 nV/√Hz，適合應(yīng)用于有源環(huán)路中。另外由于系統(tǒng)5 V供電，所以需要采用升壓電路將5 V電壓升到16 V。濾波器的設(shè)計(jì)采用Hittite PLL Design軟件進(jìn)行設(shè)計(jì)。為了獲得盡可能快的變頻速度，環(huán)路帶寬需盡量寬。但是為了利于設(shè)備的小型化，晶振使用的是某國(guó)產(chǎn)貼片晶振，相噪并不十分理想,為了濾除晶振的噪聲,環(huán)路帶寬需要足夠窄[4]。這里結(jié)合設(shè)計(jì)指標(biāo)，并利用Hittite PLL Design進(jìn)行仿真，最終設(shè)定環(huán)路帶寬為250 kHz，相位裕度為80°，計(jì)算得到的四階有源環(huán)路濾波器如圖3所示。

1.3 芯片寄存器操作及控制電路設(shè)計(jì)
    HMC702中R分頻器系數(shù)、N分頻器系數(shù)等通過(guò)內(nèi)部寄存器進(jìn)行設(shè)定。以SPI協(xié)議的形式向內(nèi)部寄存器寫數(shù)據(jù)。設(shè)定芯片工作在整數(shù)分頻模式，電荷泵電流為4 mA，需要對(duì)寄存器01h、03h、06h、07h、08h、12h、0Fh進(jìn)行寫數(shù)據(jù)。01h控制芯片內(nèi)部各個(gè)模塊的使能；03h控制R分頻，因?yàn)橐@得10 MHz的頻率分辨率，且HMC702內(nèi)部環(huán)路中存在固定的2分頻，根據(jù)式1可得當(dāng)晶振為50 MHz時(shí)，R分頻系數(shù)需設(shè)定為10；06h控制鑒相器延遲；07h控制電荷泵電流；08h控制電荷泵偏移電流；12h控制分頻模式；0Fh控制N分頻器系數(shù)，即控制輸出頻率，該寄存器由外部主機(jī)寫入。
     
   控制電路采用Xilinx公司的XC3S200 FPGA，系統(tǒng)加電后，由FPGA寫入前6個(gè)寄存器的值，每個(gè)寄存器的寫入時(shí)序如圖4所示， 前6 bit為對(duì)應(yīng)寄存器地址，后24 bit為寄存器的值。

    然后系統(tǒng)接受外部頻率字變頻,設(shè)定頻率字為14 bit，為減少連線并加快傳輸速度，采用了串行輸入和SPI協(xié)議。FPGA讀取外部以SPI協(xié)議輸入的14 bit頻率字，再封裝成31 bit以圖4的時(shí)序?qū)戇M(jìn)PLL芯片, 即可完成變頻。
2 測(cè)試系統(tǒng)設(shè)計(jì)
2.1 硬件設(shè)計(jì)
    頻率源的測(cè)試方法是，以SPI協(xié)議寫入14 bit頻率字，然后使用對(duì)應(yīng)儀器觀察相噪、變頻時(shí)間等指標(biāo)。
    利用PC機(jī)編寫相應(yīng)軟件，并以PC機(jī)自帶的RS232串口輸出控制信號(hào)實(shí)現(xiàn)變頻，是一種十分方便、直觀的測(cè)試方法。這就涉及到串口協(xié)議到SPI協(xié)議的轉(zhuǎn)換。為了實(shí)現(xiàn)該功能，設(shè)計(jì)如圖5所示的框圖。

    由PC經(jīng)串口發(fā)出的信號(hào)，經(jīng)過(guò)MAX232轉(zhuǎn)為TTL電平，送入FPGA后轉(zhuǎn)為SPI協(xié)議，SCLK為時(shí)鐘，SDI為數(shù)據(jù)，CS為使能信號(hào)。由于所需頻率字為14 bit，而串口一次只能發(fā)8 bit，所以采用發(fā)送兩次串口數(shù)據(jù)，其中最高位為識(shí)別位，其余7 bit為數(shù)據(jù)位，再將其組合成14 bit數(shù)據(jù)。Verilog編寫程序時(shí)，規(guī)定如先檢測(cè)到最高位為0的8 bit數(shù)據(jù)，再檢測(cè)到最高位為1的8 bit數(shù)據(jù)，即將這兩組數(shù)據(jù)組合，再轉(zhuǎn)為圖4所示的SPI數(shù)據(jù)格式。
2.2 軟件設(shè)計(jì)
    采用PC串口工具發(fā)送數(shù)據(jù)時(shí)，可以采用串口調(diào)試工具。但本論文需要連續(xù)發(fā)兩次，還需具體計(jì)算，比較麻煩。為了測(cè)試的方便，采用Matlab的串口函數(shù)來(lái)控制串口，并采用其GUI編程編出一簡(jiǎn)易的圖形界面。關(guān)鍵代碼如下，發(fā)兩組數(shù)據(jù)，第一組最高位為0，第二組最高位為1。
    freq = str2double(get(handles.freq,'string'))/10;
    zero8=bitset(uint8(bi2de(bitget(freq,8:14))),8,0);
    one8=bitset(uint8(bi2de(bitget(freq,1:7))),8,1);
    s=serial('com7','BaudRate',9600,'DataBits',8);
    fopen(s);
　　    fwrite(s,zero8,'uint8');
　　    fwrite(s,one8,'uint8');
    fclose(s);
　　    delete(s);
3 測(cè)試結(jié)果
    首先測(cè)試由4 GHz變頻到6 GHz的變頻時(shí)間。采用示波器測(cè)試VCO的Vtune端口電壓變化情況。測(cè)試結(jié)果如圖6所示，圖中曲線1的下降沿，表示SPI數(shù)據(jù)已經(jīng)寫進(jìn)芯片的時(shí)刻。變頻時(shí)間約為19.7 μs。SPI時(shí)鐘50 MHz，讀14 bit，寫31 bit所需時(shí)間為0.9 ?滋s。所以從外部控制字寫完到實(shí)現(xiàn)變頻所需時(shí)間約為20.6 ?滋s,小于30 μs。

    接著測(cè)量相噪雜散水平，為了證明其寬帶變頻和10 MHz的頻率分辨率，分別給出4.32 GHz、6 GHz、8 GHz的測(cè)試結(jié)果，如圖7所示。其中圖7(a)為4.32 GHz,span為100 kHz，RBW為100 Hz,所以此時(shí)相噪為-88.2 dBC/Hz@10 kHz；圖7(b)為6 GHz,span為100 kHz，RBW為100 Hz，所以此時(shí)相噪為-95.4 dBC/Hz@10 kHz；圖7(c)為8 GHz, span為20 MHz，RBW為10 kHz,可見(jiàn)此時(shí)出現(xiàn)了-62.7 dBc的雜散，此雜散偏離中心頻率5 MHz為鑒相頻率泄露造成。

    本論文設(shè)計(jì)了基于鎖相環(huán)的C波段寬帶頻率源，由以上測(cè)試結(jié)果看，所有指標(biāo)均滿足要求，設(shè)計(jì)獲得成功。所以利用鎖相環(huán)結(jié)構(gòu)配合寬帶VCO，是設(shè)計(jì)寬帶頻率源的有效方法。對(duì)于控制方式為SPI協(xié)議的系統(tǒng)，測(cè)試時(shí)采用PC串口轉(zhuǎn)SPI協(xié)議,是一種非常方便、直觀的測(cè)試方法。
參考文獻(xiàn)
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[4] Gardner, FLOYD M.鎖相環(huán)技術(shù)[M]. 姚劍清，譯.北京： 人民郵電出版社，2007.