《電子技術(shù)應(yīng)用》
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TD-LTE系統(tǒng)中基于FPGA的解調(diào)與解擾的仿真和實(shí)現(xiàn)
來(lái)源：電子技術(shù)應(yīng)用2013年第5期
何登平，江曹勇，李小文，步清明
重慶郵電大學(xué) 重慶市移動(dòng)通信技術(shù)重點(diǎn)實(shí)驗(yàn)室，重慶400065
摘要： 基于FPGA實(shí)現(xiàn)TD-LTE系統(tǒng)中的解調(diào)與解擾。包括解調(diào)與解擾的介紹、max-log-map算法的介紹、方案的構(gòu)成、FPGA實(shí)現(xiàn)流程以及實(shí)現(xiàn)結(jié)果分析。在Virtex-6芯片上進(jìn)行了仿真、綜合、板級(jí)驗(yàn)證。實(shí)現(xiàn)結(jié)果表明，該解調(diào)與解擾算法應(yīng)用到TD-LTE射頻一致性測(cè)試儀表中具有良好的高效性和可靠性。
中圖分類號(hào)： TN929.5
文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2013)05-0022-03
Realization and simulation of demodulation and descramble in TD-LTE system based on FPGA
He Dengping，Jiang Caoyong，Li Xiaowen，Bu QingmingChongqing Key Lab of Mobile Communications，Chongqing University of Posts and Telecommunications，Chongqing 400065，China
Chongqing Key Lab of Mobile Communications，Chongqing University of Posts and Telecommunications，Chongqing 400065，China
Abstract： This paper mainly realizes demodulation and descramble in TD-LTE system. It includes the introduction of demodulation and descramble，max-log-map algorithm，projects form，the process of FPGA implementation and the results analysis. Then it finishes simulation, synthesis and verification of board on Virtex-6.The results show that this algorithm of demodulation and descramble have a high effectively and good reliability to TD-LTE RF conformance testing instrument.
Key words : FPGA implementation；TD-LTE system；demodulation and descramble；max-log-map algorithm

    LTE系統(tǒng)將最大系統(tǒng)帶寬從5 MHz擴(kuò)展到20 MHz，能夠在20 MHz帶寬內(nèi)實(shí)現(xiàn)50 Mb/s上行瞬間峰值速率和100 Mb/s下行瞬間峰值速率[1]。

    為了提高數(shù)據(jù)的傳輸速率和系統(tǒng)的吞吐量，采用正交振幅調(diào)制技術(shù)[2]，在LTE系統(tǒng)中主要有QPSK、16QAM、64QAM三種調(diào)制方案。在解調(diào)與解擾模塊之后要進(jìn)行解信道交織，從而得到數(shù)據(jù)信息、ACK信息、RI信息和CQI信息[3]。之后就要對(duì)各個(gè)信息進(jìn)行譯碼。為了保證譯碼的可靠行，在解調(diào)時(shí)使用軟解調(diào)的方式，采用一種低復(fù)雜度的max-log-map算法進(jìn)行解調(diào)。最后再進(jìn)行解擾，從而能夠滿足LTE系統(tǒng)對(duì)譯碼性能的要求，使譯碼的數(shù)據(jù)更加可靠。
    FPGA芯片內(nèi)部有豐富的LUT資源和大量的固核資源，其處理過(guò)程是并行的，在使用FPGA進(jìn)行解調(diào)與解擾時(shí)能夠充分發(fā)揮其內(nèi)在的優(yōu)勢(shì)。在Virtex-6芯片進(jìn)行板級(jí)驗(yàn)證，對(duì)結(jié)果進(jìn)行分析可知，在FPGA中對(duì)解調(diào)與解擾的處理速度更快，可靠性更高。


2 解調(diào)與解擾在FPGA中的實(shí)現(xiàn)
    由于解調(diào)與解擾的數(shù)據(jù)來(lái)自于解傳輸預(yù)編碼之后的數(shù)據(jù)，所以在實(shí)現(xiàn)時(shí)，解完預(yù)編碼之后才能進(jìn)行解調(diào)和解擾。在PUSCH信道中一個(gè)子幀含有14個(gè)OFDM符號(hào)，其中本地參考信號(hào)要占用2個(gè)OFDM符號(hào)，由于本地參考信號(hào)不參與解調(diào)與解擾過(guò)程，所以對(duì)一個(gè)子幀只需要做12次解調(diào)與解擾。解預(yù)編碼模塊以后要給解調(diào)模塊一個(gè)標(biāo)志位，作為解調(diào)模塊的開(kāi)始；同樣，對(duì)于解調(diào)模塊在做完解調(diào)以后也要給解擾模塊一個(gè)標(biāo)志位，作為解擾模塊的開(kāi)始。這樣，各個(gè)模塊才能協(xié)調(diào)統(tǒng)一地完成解調(diào)與解擾過(guò)程。同時(shí)，也能夠體現(xiàn)FPGA的并行處理的過(guò)程，上面的流程看似是順序的過(guò)程，實(shí)際上是并行處理的過(guò)程，因?yàn)橐?2個(gè)OFDM符號(hào)，在每次處理解擾的過(guò)程中，都可以同時(shí)處理下一個(gè)OFDM符號(hào)的解調(diào)過(guò)程。因此基于FPGA實(shí)現(xiàn)時(shí)速度能夠得到極大的提高，更能夠滿足TD_LTE系統(tǒng)性能的要求。
    本文針對(duì)上行共享信道QPSK的解調(diào)進(jìn)行分析，對(duì)16QAM以及64QAM的處理過(guò)程相類似。使用軟解調(diào)的方式，采用max-lop-map算法，由于在FPGA中處理的數(shù)據(jù)都是經(jīng)過(guò)量化的，所以預(yù)編碼的輸出都是32 bit的數(shù)據(jù)，其中高16位為數(shù)據(jù)的實(shí)部，低16位為數(shù)據(jù)的虛部。QPSK的max-log-map表達(dá)式如式(5)所示。其中在解調(diào)模塊中d要進(jìn)行Q15的量化。然后分別對(duì)數(shù)據(jù)的實(shí)部和虛部同時(shí)乘以4d，在做乘法時(shí)使用FPGA內(nèi)部的固核DSP48乘法器，同時(shí)對(duì)于進(jìn)入乘法器的兩路數(shù)據(jù)和輸入數(shù)據(jù)都要緩存一個(gè)時(shí)鐘周期，從而使數(shù)據(jù)的可靠性和穩(wěn)定性得到保證。在FPGA中實(shí)現(xiàn)乘以-1是把DSP48輸出的數(shù)據(jù)進(jìn)行取反加一。對(duì)每個(gè)數(shù)據(jù)的實(shí)部和虛部都是同時(shí)進(jìn)行乘法，這樣做處理速度也能夠提高。處理完以后把實(shí)部和虛部分開(kāi)存儲(chǔ)在一個(gè)深度為2 400、位寬為16 bit的雙端口RAM中。等到一個(gè)OFDM符號(hào)處理完成以后就給解擾模塊一個(gè)標(biāo)志位，作為解擾模塊的開(kāi)始。
    解擾模塊也是針對(duì)上行共享信道進(jìn)行分析，其他信道的解擾過(guò)程相類似。在解擾模塊實(shí)現(xiàn)中，首先產(chǎn)生偽隨機(jī)序列，根據(jù)高層配置的子幀號(hào)、小區(qū)ID等信息，再由上面的遞推公式(8)和(9)，一直遞推到x1(1 600)，x2(1 600)，從而可以求得c(0)；再依次遞推，求得c(0)，c(1)，…，c(28 799)。把這些偽隨機(jī)序列數(shù)據(jù)存儲(chǔ)在一個(gè)深度為28 800、位寬為1 bit的RAM中，在遞推算法中每次都能夠遞推出32個(gè)偽隨機(jī)數(shù)。這樣隨機(jī)序列產(chǎn)生的速度也很快，從而保證了解擾的處理速度。每次要做解擾時(shí)都可以從這個(gè)RAM中取出數(shù)據(jù)。同時(shí)，在收到解調(diào)模塊的標(biāo)志位時(shí)就開(kāi)始進(jìn)行解擾過(guò)程，其本質(zhì)也就是根據(jù)偽隨機(jī)序列再進(jìn)行一次加擾，在c(i)為1時(shí)就對(duì)解調(diào)模塊的數(shù)據(jù)進(jìn)行取反加一，在c(i)為0時(shí)使解擾的數(shù)據(jù)保持不變。在整個(gè)解調(diào)與解擾設(shè)計(jì)過(guò)程中每個(gè)OFDM符號(hào)都要進(jìn)行解擾，所以每次做完解調(diào)與解擾后的數(shù)據(jù)都放在一個(gè)RAM中，從而使設(shè)計(jì)更加模塊化，且更加靈活，對(duì)于代碼的維護(hù)和不同芯片之間的移植也更加方便。圖1為解調(diào)解擾模塊設(shè)計(jì)總體框架圖。
3 FPGA仿真與實(shí)現(xiàn)結(jié)果分析
    圖2、圖3分別是解調(diào)模塊Modelsim仿真圖和基于Virtex-6板級(jí)實(shí)現(xiàn)的Chipscope截圖。在實(shí)現(xiàn)時(shí)，芯片外部提供的時(shí)鐘是200 MHz的差分時(shí)鐘，這個(gè)時(shí)鐘連接到FPGA的數(shù)字時(shí)鐘管理模塊(DCM)并倍頻到300 MHz，以保證時(shí)鐘的穩(wěn)定性和可靠性。其中flag_from_idft來(lái)自解預(yù)編碼模塊，其為高電平時(shí)表明預(yù)編碼模塊處理完成，可以進(jìn)行計(jì)算解調(diào)模塊了。這時(shí)解調(diào)模塊就通過(guò)addr_to_idft地址信號(hào)發(fā)送給解預(yù)編碼模塊，此時(shí)存儲(chǔ)在RAM中的預(yù)編碼數(shù)據(jù)通過(guò)data_to_demodulation數(shù)據(jù)線傳給解調(diào)模塊。之后解調(diào)模塊按照上面的分析過(guò)程進(jìn)行計(jì)算，在處理完數(shù)據(jù)時(shí)拉高wea_modulate和web_modulate信號(hào)存儲(chǔ)數(shù)據(jù)，在做完解調(diào)模塊時(shí)拉高flag_to_scrable，在解擾模塊收到這個(gè)標(biāo)志位時(shí)就可以進(jìn)行解擾模塊的處理了。
    圖4、圖5分別是解擾模塊Modelsim仿真圖和基于Virtex-6板級(jí)實(shí)現(xiàn)的Chipscope截圖。在解擾模塊中，收到flag_from_demodulate信號(hào)為高電平時(shí)就進(jìn)行解擾過(guò)程的處理。其中data_from_demodulate是來(lái)自以上解調(diào)模塊處理完的數(shù)據(jù)，data_from_random是來(lái)自偽隨機(jī)序列產(chǎn)生模塊產(chǎn)生的數(shù)據(jù)。根據(jù)產(chǎn)生的隨機(jī)序列進(jìn)行解擾處理，最后把處理后的數(shù)據(jù)dina_scramble也存儲(chǔ)在一個(gè)雙端口的RAM中，這樣使得各個(gè)模塊之間的獨(dú)立性更強(qiáng)，也便于給需要此數(shù)據(jù)的不同模塊提供數(shù)據(jù)。從FPGA的仿真圖和實(shí)現(xiàn)圖中可以看出，實(shí)現(xiàn)過(guò)程和仿真過(guò)程完全一致，從而保證了代碼的可靠行。

 

 

4 結(jié)論及分析
    解調(diào)與解擾算法的Verliog[5，6]程序已通過(guò)Xilinx ISE13.4的編譯、仿真驗(yàn)證及板級(jí)驗(yàn)證。其結(jié)果和理論值一致，其精確度可以滿足TD_LTE射頻一致性測(cè)試儀表項(xiàng)目的要求。在FPGA中速度和面積總是相矛盾，在追求速度的同時(shí)，也要考慮芯片資源的問(wèn)題。在資源充足的情況下，可以采用多級(jí)流水線的結(jié)構(gòu)和并行運(yùn)算來(lái)提高速度。本文采用此方法極大地提高了處理速度，三種調(diào)制與解擾處理的周期數(shù)如表1所示?？梢钥吹?，在FPGA(Virtex-6芯片)中的處理速度非常快，為后面譯碼工作節(jié)省了更多時(shí)間，更能夠滿足項(xiàng)目上的要求，故該方案已應(yīng)用于國(guó)家重大科技專項(xiàng)“TD-LTE射頻一致性測(cè)試儀表”的開(kāi)發(fā)中。

參考文獻(xiàn)
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