您的開發(fā)團隊是否需要在極短的時間內(nèi)打造出既復(fù)雜又富有競爭力的新一代系統(tǒng)？賽靈思All Programmable器件可助您一臂之力，它相對傳統(tǒng)可編程邏輯和I/O，新增了軟件可編程ARM^®處理系統(tǒng)、可編程模擬混合信號(AMS)子系統(tǒng)和不斷豐富的高復(fù)雜度的IP，支持開發(fā)團隊突破原有的種種設(shè)計限制。賽靈思有多種All Programmable器件可供用戶選擇，構(gòu)成這些器件的各種硅片組合使用賽靈思獨特的高性能3D堆疊硅片互聯(lián)技術(shù)彼此互聯(lián)。這些領(lǐng)先一代的All Programmable器件為用戶提供的功能，遠(yuǎn)超常規(guī)可編程邏輯所能及，為用戶開啟了一個全面可編程系統(tǒng)集成的新時代。

All Programmable抽象化與自動化

All Programmable抽象化與自動化有何意義？

    其意義在于采用賽靈思All Programmable器件，用戶的開發(fā)團隊可以用更少的部件實現(xiàn)更多系統(tǒng)功能，提升系統(tǒng)性能，降低系統(tǒng)功耗，減少材料清單(BOM)成本，同時滿足嚴(yán)格的產(chǎn)品上市時間要求。但如果不借助強大的硬件、軟件、系統(tǒng)設(shè)計工具和設(shè)計流程，則無法將這些優(yōu)勢交到您的設(shè)計團隊的手中，您也不可能實現(xiàn)這些優(yōu)勢。賽靈思把所需的這些硬件、軟件和系統(tǒng)設(shè)計開發(fā)流程統(tǒng)稱為“All Programmable 抽象化(All Programmable Abstraction)”。

   在這種使用All Programmable抽象化進行先進的領(lǐng)先一代的硬件、軟件和系統(tǒng)開發(fā)過程中，起著核心作用的是賽靈思Vivado^®設(shè)計套件。Vivado設(shè)計套件是一種以IP和系統(tǒng)為中心的、領(lǐng)先一代的全新SoC增強型綜合開發(fā)環(huán)境，可解決用戶在系統(tǒng)級集成和實現(xiàn)過程中常見的生產(chǎn)力瓶頸問題。

   就在同類競爭解決方案還在試圖通過擴展過時且松散連接的分立工具來跟上片上集成的高速發(fā)展的時候，Vivado設(shè)計套件憑借業(yè)界最先進的SoC增強型設(shè)計方法和算法，提供了獨特、高度集成的開發(fā)環(huán)境，為設(shè)計者帶來了設(shè)計生產(chǎn)力的極大提升。Vivado設(shè)計套件將硬件、軟件和系統(tǒng)工程師的生產(chǎn)力提升到了一個全新的水平。

以下九大理由，將讓您了解到Vivado設(shè)計套件為何能夠提供領(lǐng)先一代的設(shè)計生產(chǎn)力、簡便易用性，以及強大的系統(tǒng)級集成能力：

加快系統(tǒng)實現(xiàn)

理由一：突破器件密度極限：在單個器件中更快速集成更多功能。

如果設(shè)計工具能夠讓All Programmable器件集成更多功能，用戶就能夠在系統(tǒng)設(shè)計中選擇盡可能小的器件，從而直接帶來系統(tǒng)成本和功耗的下降。Vivado設(shè)計套件提供一種集成環(huán)境，能夠讓架構(gòu)、軟件和硬件開發(fā)人員在通用設(shè)計環(huán)境中協(xié)作工作，從而最大程度地提升設(shè)計效率，充分發(fā)揮All Programmable器件的可編程邏輯架構(gòu)及其專用片上功能模塊的潛力。

以O(shè)penCores.org的以太網(wǎng)MAC（媒體訪問控制器）模塊設(shè)計為例。作為實驗，賽靈思反復(fù)原樣復(fù)制OpenCores以太網(wǎng)MAC，直至它們填充帶有693,120個邏輯單元的Virtex^®-7 690T FPGA。賽靈思又以類似的方法填充帶有622,000個邏輯單元的同類競爭器件。下圖顯示的是實驗結(jié)果。

按邏輯單元數(shù)量來衡量（一個“標(biāo)準(zhǔn)”的邏輯單元由一個4輸入LUT（查找表）和一個觸發(fā)器組成），賽靈思Virtex-7 690T器件的原始容量比同類競爭器件（帶有622,000個邏輯單元）高出11%。但如圖1所示，如果用Vivado設(shè)計套件將所有這些以太網(wǎng)MAC模塊實例填充到賽靈思Virtex-7 690T器件中，賽靈思Virtex-7 690T器件要比同類競爭器件容納的實例數(shù)多出36%。這個實驗表明，Vivado設(shè)計套件與賽靈思7系列FPGA架構(gòu)結(jié)合使用所產(chǎn)生的效率，要遠(yuǎn)高于同類競爭工具/器件組合所產(chǎn)生的效率。

（注：圖1根據(jù)LUT和Slice計數(shù)結(jié)果，對賽靈思7系列All Programmable器件和同類競爭可編程邏輯器件進行比較。賽靈思7系列All Programmable器件slice含四個6輸入LUT、八個觸發(fā)器以及相關(guān)的多路復(fù)用器和算術(shù)進位邏輯，相當(dāng)于1.6個邏輯單元。）

圖1：復(fù)制次數(shù)與架構(gòu)資源利用率的對比

Vivado設(shè)計套件如何最大化器件利用率

Vivado設(shè)計套件之所以能夠?qū)崿F(xiàn)更高的器件利用率，是因為它采用高級擬合算法，而且賽靈思7系列可編程邏輯架構(gòu)在每個Slice內(nèi)采用真正獨立的LUT。值得注意的是，圖1詳盡地體現(xiàn)了賽靈思7系列的LUT和Slice擬合結(jié)果，兩者均實現(xiàn)了近100%的利用率。而同類競爭的可編程邏輯器件在器件利用率僅達(dá)到63%就用盡了可用的Slice。產(chǎn)生這種低利用率的根源歸咎于該競爭器件的可編程邏輯架構(gòu)，這種架構(gòu)在許多情況下不允許把兩個LUT捆綁成一個物理集群。在完整的設(shè)計中，這顯然會產(chǎn)生大量未充分利用的集群。這是由于為了滿足架構(gòu)的引腳共享要求，只有一個LUT得到使用，而另一個LUT則不能再用于設(shè)計中其余的邏輯。這項實驗清楚地表明，用戶可以使用更小的7系列All Programmable來實現(xiàn)更大的系統(tǒng)設(shè)計。

在這個IP模塊擬合實驗中，Vivado設(shè)計套件與同類可編程器件形成了鮮明的對：Vivado設(shè)計套件實現(xiàn)了99%的LUT利用率，而且即便在如此高利用率水平下，它還能在完成設(shè)計布局布線的同時，滿足時序約束。Vivado布局布線算法旨在處理高密度、高難度設(shè)計，便于用戶將更多邏輯置于該器件中，從而降低用戶的系統(tǒng)材料清單(BOM)成本和系統(tǒng)功耗。

理由二：Vivado以可預(yù)測的結(jié)果提供穩(wěn)健可靠的性能和低功耗

出于納米級IC設(shè)計的物理原因，互聯(lián)已經(jīng)成為28nm及更高工藝節(jié)點的可編程邏輯器件架構(gòu)的性能瓶頸。Vivado設(shè)計套件采用先進的布局布線算法，可突破該性能瓶頸，而且點擊鼠標(biāo)即可得到高性能結(jié)果。

Vivado設(shè)計套件的分析型布局布線算法能夠同步優(yōu)化包括時序、互聯(lián)使用和走線長度在內(nèi)的多重變量，提供可預(yù)測的設(shè)計收斂。同時，Vivado的實現(xiàn)引擎可保證在邏輯利用率高的大型器件上得到的結(jié)果和在器件利用率較低的設(shè)計上得到的結(jié)果一樣優(yōu)異。此外，在系統(tǒng)設(shè)計規(guī)模隨著系統(tǒng)功能的增加而逐步增大的情況下，Vivado既能保持高性能結(jié)果，還能提高各次運行結(jié)果間的一致性。

如圖2所示，與同類競爭工具相比，Vivado設(shè)計套件可隨著利用率的提升提供更出色的性能，同時還能處理更大規(guī)模的設(shè)計。

注：如圖2所示，同類競爭工具的結(jié)果的平均變動要比使用Vivado設(shè)計套件得到的結(jié)果大四倍。另外，值得注意的是同類競爭解決方案在填滿器件時，可用性能下降了一半。與此形成鮮明對比的是，Vivado設(shè)計套件在受測的不同設(shè)計上得到的結(jié)果一致，性能保持穩(wěn)定。最后還需要注意是同類競爭解決方案不能處理Vivado設(shè)計套件能夠成功處理的大型系統(tǒng)。同類競爭解決方案很快就不堪重負(fù)。

圖2：以復(fù)制次數(shù)為標(biāo)準(zhǔn)的性能對比

Vivado降低系統(tǒng)功耗

Vivado設(shè)計套件提供了業(yè)界一流的系統(tǒng)功耗分析與優(yōu)化工具。從架構(gòu)或器件選擇階段開始，設(shè)計人員就可以運用準(zhǔn)確且易用性無與倫比的Xilinx Power Estimator(XPE，賽靈思功耗評估器)電子數(shù)據(jù)表來確定系統(tǒng)功耗。設(shè)計人員不僅能夠通過XPE的快速評估(Quick Estimate)和IP向?qū)лp松入門，而且還能夠簡單并排比較多種實現(xiàn)方案，幫助設(shè)計團隊微調(diào)設(shè)置，以便地為各種場景精確建模。

當(dāng)設(shè)計進入編譯階段，Vivado設(shè)計套件繼續(xù)提供準(zhǔn)確的功耗分析和估算。Vivado設(shè)計套件開箱即用，能夠在不給系統(tǒng)設(shè)計的時序造成負(fù)面影響的情況下自動降低設(shè)計的功耗。如果用戶還需要進一步降低功耗，可以使用Vivado設(shè)計套件獨有功能，充分利用賽靈思7系列精細(xì)粒度時鐘門控技術(shù)，進一步降低整個系統(tǒng)設(shè)計或部分設(shè)計的功耗。

這種Vivado設(shè)計套件實現(xiàn)的智能時鐘門控優(yōu)化技術(shù)能夠平均降低動態(tài)功耗18%，如圖3所示。

Vivado設(shè)計套件提供了一系列無與倫比功能與特性，可幫助用戶輕松完成對設(shè)計的分析工作。用戶可以甄別出功耗最大的模塊，從而明確從哪些模塊切入，高效而明顯降低系統(tǒng)功耗。所有這些功能都內(nèi)置在通用Vivado集成設(shè)計環(huán)境（IDE）中，所以設(shè)計團隊僅借助一款統(tǒng)一的工具套件，就可一次性最小化系統(tǒng)功耗。

系統(tǒng)功耗是設(shè)計大多數(shù)產(chǎn)品時應(yīng)考慮的一個重要因素，Vivado設(shè)計套件提供的領(lǐng)先一代設(shè)計工具是對賽靈思All Programmable器件的有力補充和完善。

圖3：運用智能時鐘門控優(yōu)化實現(xiàn)的動態(tài)功耗比率（按動態(tài)功耗降幅分類）

理由三：Vivado設(shè)計套件提供了無與倫比的運行時間和存儲器利用率

從設(shè)計人員生產(chǎn)力考慮，設(shè)計工具應(yīng)能夠快速運行，最好是快到每天能夠完成多次編譯，這樣設(shè)計團隊就能夠迅速得到最終設(shè)計。從一開始Vivado設(shè)計套件就是為高速運行設(shè)計的，比同類競爭的可編程邏輯設(shè)計工具的速度明顯要快得多。

同樣以之前討論過的OpenCores以太網(wǎng)MAC模塊設(shè)計為例。圖4說明，隨著實例數(shù)量的增加，Vivado設(shè)計套件的運行時間比競爭對手的軟件快三倍。此外，數(shù)據(jù)還表明，Vivado的運行時間的增減可以預(yù)測，即運行時間只單調(diào)地隨設(shè)計規(guī)模增減。與此形成鮮明對比的是，同類競爭軟件的運行時間無規(guī)律性。例如94個實例的設(shè)計完成的速度比使用84個實例的設(shè)計快。

圖4：運行時間比較

Vivado內(nèi)存占用更小

Vivado設(shè)計套件采用先進高效的數(shù)據(jù)模型和結(jié)構(gòu)，內(nèi)存占用極小且明顯低于同類競爭解決方案的內(nèi)存占用。此處仍以O(shè)penCores以太網(wǎng)MAC模塊為例。要成功運行規(guī)模最大的設(shè)計（154個實例），競爭軟件需要占用16GB的RAM，相比之下運行同樣規(guī)模大小的設(shè)計，Vivado設(shè)計套件占用的內(nèi)存要小三分之二（見圖5）。內(nèi)存占用減少意味著Vivado設(shè)計套件擁有明顯的生產(chǎn)力優(yōu)勢，因為設(shè)計人員在編譯較大型系統(tǒng)設(shè)計時不會耗盡內(nèi)存。

圖5：內(nèi)存占用

加快系統(tǒng)集成

理由四：使用Vivado高層次綜合生成基于C語言的IP

如今的無線、醫(yī)療、軍用和消費類應(yīng)用均比以往更加尖端，使用的算法也比以往更加復(fù)雜。業(yè)界算法開發(fā)的金標(biāo)準(zhǔn)就是采用C、C++和SystemC高級編程語言。過去設(shè)計流程中需要經(jīng)過一個緩慢且容易出錯的步驟來將用C、C++或SystemC語言編寫的算法轉(zhuǎn)換為適合于綜合的Verilog或VHDL硬件描述。而現(xiàn)在Vivado設(shè)計套件系統(tǒng)版本中提供的Vivado高層次綜合功能可輕松地自動完成這一步驟。

您以往可能聽說過C語言級硬件綜合。不管您聽說過什么，C語言級算法綜合已成為系統(tǒng)級設(shè)計的捷徑。當(dāng)前有超過400名用戶正在成功利用Vivado高層次綜合(HLS)技術(shù)開發(fā)符合C、C++和SystemC語言規(guī)范的賽靈思All Programmable器件用IP硬核。

Vivado HLS通過下列功能，讓系統(tǒng)和設(shè)計架構(gòu)師走上IP硬核開發(fā)的捷徑：

.       算法描述、數(shù)據(jù)類型規(guī)格（整數(shù)、定點或浮點）和接口（FIFO、AXI4、AXI4-Lite、AXI4-Stream）抽象化；

.       采用可提供最佳QoR（結(jié)果質(zhì)量）的基于指令的架構(gòu)感知型編譯器；

.       使用C/C++測試平臺仿真、自動化VHDL/Verilog仿真和測試臺生成功能加快模塊級驗證；

.       發(fā)揮整套Vivado設(shè)計套件的功能，將生成的IP硬核輕松嵌入基于RTL的設(shè)計流程中；發(fā)揮Vivado System Generator for DSP的功能，將生成的IP硬核輕松嵌入基于模型的設(shè)計；發(fā)揮Vivado IP集成器(Vivado IP Integrator)的功能，將生成的IP硬核輕松集成到基于模塊的設(shè)計。

這樣硬件設(shè)計人員就有更多時間投入到設(shè)計領(lǐng)域的探索中，即有更多時間評估備選架構(gòu)，找出真正理想的設(shè)計解決方案，輕松應(yīng)對各種嚴(yán)峻的系統(tǒng)設(shè)計挑戰(zhàn)。例如設(shè)計人員將行業(yè)標(biāo)準(zhǔn)的浮點math.h運算與Vivado HLS結(jié)合使用，就能夠在實現(xiàn)較手動編碼的RTL更優(yōu)異的QoR的同時，讓線性代數(shù)算法的執(zhí)行速度呈數(shù)量級提高（10倍），如表1所示。

表1：Vivado HLS實現(xiàn)的QoR

通過集成到OpenCV^®環(huán)境中的預(yù)先編寫、預(yù)先驗證的視覺與視頻功能，Vivado HLS還能加速基于賽靈思Zynq^®-7000 All Programmable SoC器件的系統(tǒng)的實時Smarter Vision算法的開發(fā)工作。此類系統(tǒng)使用運行在Zynq SoC的雙核ARM^®處理系統(tǒng)上的軟件和位于Zynq SoC高性能FPGA架構(gòu)上的硬件來運行這些算法（如圖6所示）。

圖6：Vivado HLS加快基于OpenCV的開發(fā)工作

使用Vivado HLS Smarter Vision庫的各項功能，用戶借助硬件加速就能迅速實現(xiàn)復(fù)雜像素處理接口和基本視頻分析功能的實時運行。

（如欲立即開始使用Vivado HLS，敬請下載《如何使用Vivado高層次綜合的FPGA設(shè)計》。這是一本以賽靈思對其主要客戶舉辦的培訓(xùn)為依據(jù)的綜合性用戶指南。該指南可快速向軟件工程師教授如何將軟件算法從處理器上移植到賽靈思All Programmable FPGA和SoC的可編程邏輯上，加快他們的代碼運行速度。）

理由五：利用System Generator for DSP實現(xiàn)基于模塊的DSP設(shè)計集成

如上文所述，Vivado設(shè)計套件系統(tǒng)版本提供System Generator for DSP，這是一款行業(yè)領(lǐng)先的將DSP算法轉(zhuǎn)換為高性能生產(chǎn)質(zhì)量級硬件的高級設(shè)計工具，轉(zhuǎn)換所需時間僅為傳統(tǒng)RTL設(shè)計方法的幾分之一。Vivado System Generator for DSP可讓開發(fā)人員運用業(yè)界最先進的All Programmable系統(tǒng)建模工具（MathWorks^®提供的Simulink™和MATLAB™），無縫集成那些可用Vivado HLS綜合到硬件中的算術(shù)函數(shù)、SmartCORE™與LogiCORE™IP、定制RTL以及基于C語言的模塊，從而加速高度并行系統(tǒng)的開發(fā)。圖7所示的是使用Vivado HLS和Vivado System Generator for DSP將基于C語言的模塊集成到Simulink中的設(shè)計流程。

圖7：使用Vivado HLS和Vivado System Generator for DSP將基于C語言的模塊集成到Simulink中

Vivado System Generator for DSP提供自動定點/浮點硬件生成功能、可將Simulink仿真速度提高1000倍的硬件協(xié)同仿真功能、用于基于RTL的Vivdo設(shè)計流程的系統(tǒng)集成功能，以及用Vivado IP集成器實現(xiàn)的基于模塊的設(shè)計功能，可進一步加快系統(tǒng)實現(xiàn)。

理由六：利用Vivado IP集成器實現(xiàn)基于模塊的IP集成

Vivado設(shè)計套件提供行業(yè)首款即插即用IP集成設(shè)計環(huán)境Vivado IP集成器（Vivado IPI），打破了RTL設(shè)計生產(chǎn)力的局限性。

Vivado IP集成器提供圖形化、腳本編寫(Tcl)、生成即保證正確(correct-by-construction)的設(shè)計開發(fā)流程。此外，它還提供具有器件和平臺意識的環(huán)境，以及強大的集成調(diào)試功能，能支持主要IP接口的智能自動連接、一鍵式IP子系統(tǒng)生成、實時設(shè)計規(guī)則檢查(DRC)和接口修改傳遞等。

設(shè)計人員在使用Vivado IP集成器建立IP模塊之間的連接時，工作在抽象的“接口”層面而非“信號”層面。抽象上升到接口層面大大提高了設(shè)計人員的生產(chǎn)力。雖然主要使用的是業(yè)界標(biāo)準(zhǔn)的AXI4接口，IP集成器也支持?jǐn)?shù)十種其他常用接口。

工作在接口層面的設(shè)計團隊可以快速組裝采用Vivado HLS與Vivado System Generator for DSP創(chuàng)建的IP、賽靈思SmarteCORE與LogiCORE IP、聯(lián)盟成員IP和專有IP的復(fù)雜系統(tǒng)。結(jié)合使用Vivado IP集成器和Vivado HLS可顯著降低開發(fā)成本，僅為使用RTL方法的1/15。

圖8顯示的是系統(tǒng)級設(shè)計在Vivado IP集成器中的視圖，這個系統(tǒng)采用了一個賽靈思Zynq-7000處理系統(tǒng)、Vivado HLS生成的圖像濾波器加速器和一個用Vivado System Generator for DSP生成的增益控制加速器。

圖8：用Vivado HLS和System Generator加速器完成的Zynq設(shè)計

加速系統(tǒng)驗證

理由七：用于設(shè)計和仿真的Vivado集成設(shè)計環(huán)境

Vivado設(shè)計套件還提供完整的全集成成套工具，用于在先進的集成設(shè)計環(huán)境(IDE)中完成設(shè)計輸入、時序分析、硬件調(diào)試和仿真工作。Vivado設(shè)計套件的集成設(shè)計環(huán)境的這種設(shè)計分析功能采用共享的可擴展數(shù)據(jù)模型，以容納超大型All Programmable器件。Vivado設(shè)計套件在整個設(shè)計流程中使用這一單一的數(shù)據(jù)模型，讓設(shè)計團隊能夠盡早在整個設(shè)計流程中隨時掌握時序、功耗、資源利用率、路由擁塞等關(guān)鍵設(shè)計指標(biāo)。估算也會隨著設(shè)計流程的推進越來越準(zhǔn)確，從而在減少設(shè)計迭代次數(shù)的同時推動更快完成設(shè)計收斂。

圖9：VIVADO設(shè)計套件在整個設(shè)計流程中至始至終使用一個共享的可擴展數(shù)據(jù)模型

Vivado設(shè)計套件是唯一在自身的集成設(shè)計環(huán)境中提供混合語言仿真器的設(shè)計解決方案。而同類競爭仿真器的用戶必須或選擇VHDL仿真，或選擇Verilog仿真。對集成眾多廠商提供的IP的最新系統(tǒng)設(shè)計來說，混合語言仿真器至關(guān)重要。

Vivado設(shè)計套件的仿真和調(diào)試使用相同的波形觀測儀，這樣可以避免從仿真環(huán)境切換到硬件調(diào)試環(huán)境后還需要重新學(xué)習(xí)。競爭解決方案往往迫使用戶學(xué)習(xí)和使用不同波形的工具來完成相同工作。在仿真功能和調(diào)試功能全集成的情況下，設(shè)計團隊能夠更快地完成工作，且避免出錯，使用Vivado設(shè)計套件就是這種情況。

類似地，同類競爭開發(fā)工具的交叉探測功能呈碎片化且極度有限。此外這些交叉探測功能一般局限于某種單一的工具。與此對比鮮明的是，Vivado設(shè)計套件提供的全面、集成式front-to-back交叉探測功能，適用于所有不同設(shè)計視圖，諸如實現(xiàn)設(shè)計、綜合設(shè)計、時序報告，甚至還可追溯到設(shè)計團隊的原始RTL代碼。

由于Vivado設(shè)計套件使用單一數(shù)據(jù)模型架構(gòu)，所以可在各種設(shè)計資源、原理圖視圖、層級瀏覽器、設(shè)計報告、消息、布局規(guī)劃和Vivado器件編輯器(Vivado Device Editor)之間進行大范圍交叉探測。借助這種獨特的功能，可以即時反饋整個系統(tǒng)開發(fā)過程中發(fā)現(xiàn)的任何設(shè)計問題，從而加快調(diào)試，快速完成時序收斂。

此外，競爭性設(shè)計解決方案使用多個磁盤文件用于工具間通信。使用多個磁盤文件帶來的復(fù)雜性和低效率不僅會降低工具性能，而且還會造成多重接口，從而顯著增大工具間溝通不暢的幾率。然而，Vivado設(shè)計套件則不存在這種問題。它采用單一的共享數(shù)據(jù)模型處理設(shè)計的各方面工作，如圖10所示。

圖10：Vivado設(shè)計套件的單一共享數(shù)據(jù)模型平滑地集成各類設(shè)計工作

理由八：綜合而全面的硬件調(diào)試

Vivado設(shè)計套件的探測方法直觀、靈活、可重復(fù)。設(shè)計人員可選擇最適合自己設(shè)計流程的探測策略：

.     RTL設(shè)計文件、綜合設(shè)計和XDC約束文件

.       網(wǎng)表插入

.        用于自動運行探測的互動式TCL或腳本

先進的觸發(fā)器和采集功能

Vivado設(shè)計套件為檢測復(fù)雜事件提供先進的觸發(fā)器和采集功能。在調(diào)試進程中所有的觸發(fā)器參數(shù)均可使用，用戶可以實時檢查或動態(tài)修改參數(shù)，且無需重新編譯設(shè)計。

Zynq SoC支持處理器系統(tǒng)(PS)與可編程邏輯(PL)之間交叉觸發(fā)

Vivado設(shè)計套件還支持Zynq-7000 All Programmable SoC器件內(nèi)處理器系統(tǒng)(PS)與可編程邏輯(PL)之間的交叉觸發(fā)。有了這項功能，結(jié)合使用賽靈思軟件開發(fā)套件(SDK)、Vivado IP集成器和Vivado邏輯分析器(Vivado Logic Analyzer)，可以協(xié)同調(diào)試同時使用Zynq處理器系統(tǒng)和可編程邏輯的嵌入式設(shè)計。再搭配強大的軟件調(diào)試器GNU Debugger(GDB)實用工具，設(shè)計人員使用Vivado IP集成器和Vivado邏輯分析器可以同步調(diào)試軟/硬件算法。Zynq-7000 All Programmable SoC平臺和賽靈思ILA（集成邏輯分析器）IP核間提供有特定的接口信號，可支持無縫協(xié)同調(diào)試操作。

實現(xiàn)硬件實時讀/寫操作— JTAG to AXI Master

Vivado設(shè)計套件可在硬件調(diào)試過程中實時地完成Zynq處理器系統(tǒng)和可編程邏輯間的讀/寫事務(wù)處理。最新調(diào)試IP核（JTAG to AXI Master）與簡便易用的IP Integrator流相結(jié)合，能夠在設(shè)計中訪問任何基于AXI的IP模塊中的數(shù)據(jù)。

優(yōu)勢包括：

.     在設(shè)計過程中，能夠在外設(shè)上完成簡單的讀/寫操作

.       無需重新編譯就能將測試模式寫入存儲器

.      通過AXI接口能夠測試和校正IP核

.      能夠檢查任何AIX外設(shè)設(shè)備內(nèi)的數(shù)據(jù)

集成串行I/O分析器

Vivado串行I/O分析器為基于FPGA的系統(tǒng)設(shè)計中日漸常用的高速串行I/O通道提供了一種快速、便捷的互動式設(shè)置調(diào)試方法。Vivado串行I/O分析器能夠在串行I/O通道運行期間對多種高速串行I/O通道進行誤碼率(BER)測試，并實時調(diào)整高速串行收發(fā)器的參數(shù)。這款基于鏈路的Vivado串行I/O分析器，能夠?qū)⑾到y(tǒng)中任何收發(fā)器的發(fā)射器(TX)連接到任何收發(fā)器的接收器(TX)。此外發(fā)射器和接收器無需采用相同的SerDes架構(gòu)。Vivado串行I/O分析器還能夠自動檢測各條鏈路，讓開發(fā)人員創(chuàng)建定制鏈路，執(zhí)行2D眼圖掃描并實時掃描收發(fā)器參數(shù)（如圖11所示）。

圖11：Vivado串行I/O分析器

理由九：采用C、C++和SystemC語言將驗證速度提高100倍以上

如前文所討論的，Vivado設(shè)計套件系統(tǒng)版本內(nèi)置Vivado HLS，可幫助用戶的設(shè)計團隊用C、C++和SystemC語言迅速完成算法設(shè)計的創(chuàng)建與迭代工作，同時還在驗證工作中發(fā)揮這些高級編程語言的高仿真速度優(yōu)勢。使用Vivado HLS定點和業(yè)界標(biāo)準(zhǔn)浮點math.h庫，開發(fā)人員運用C函數(shù)規(guī)范即可快速為設(shè)計建模并完成設(shè)計迭代，然后僅根據(jù)時鐘周期和吞吐量等考慮因素建立目標(biāo)感知的RTL架構(gòu)。將C、C++和SystemC語言用作初始設(shè)計和建模語言可極大地加快仿真速度（比RTL仿真速度快數(shù)千倍）。在一個視頻設(shè)計實例中，10個經(jīng)處理的視頻幀的仿真速度采用C語言比采用HDL快12,000倍，如表2所示。

表2：Vivado設(shè)計套件的視頻設(shè)計仿真速度快1.2萬倍

總結(jié)

賽靈思Vivado設(shè)計套件是一種以IP和系統(tǒng)為中心的、領(lǐng)先一代的全新SoC增強型開發(fā)環(huán)境，用于解決系統(tǒng)級集成和實現(xiàn)工作中的生產(chǎn)力瓶頸問題。這套設(shè)計工具專為系統(tǒng)設(shè)計團隊開發(fā)，旨在幫助他們在更少的器件中集成更多系統(tǒng)功能，同時提升系統(tǒng)性能，降低系統(tǒng)功耗，減少材料清單(BOM)成本。

Vivado設(shè)計套件由于如下九大理由，是幫助您實現(xiàn)上述這些目標(biāo)的理想系統(tǒng)設(shè)計工具：

.     Vivado設(shè)計套件可讓用戶進一步提升器件密度。

.    Vivado設(shè)計套件可提供穩(wěn)健可靠的性能，降低功耗以及可預(yù)測的結(jié)果。

.     Vivado設(shè)計套件可提供無與倫比的運行時間和存儲器利用率。

.     Vivado HLS能夠讓用戶用C、C++或SystemC語言編寫的描述快速生成IP核。

.      Vivado設(shè)計套件借助MathWorks公司提供的Simulink和MATLAB工具可支持基于模型的DSP設(shè)計集成。

.     Vivado IP集成器突破RTL的設(shè)計生產(chǎn)力制約。

.     Vivado集成設(shè)計環(huán)境為設(shè)計和仿真提供統(tǒng)一集成開發(fā)環(huán)境。

.      Vivado設(shè)計套件提供綜合而全面的硬件調(diào)試功能。

.      Vivado HLS使用C、C++或CSystem語言可將驗證速度提高100倍以上。

您的設(shè)計團隊不妨立即試試Vivado設(shè)計套件，體驗一下其帶來的強大優(yōu)勢？