維特比譯碼算法[1-2]是1967年由Viterbi提出的一種最大概率譯碼算法。作為卷積碼的最優(yōu)譯碼算法，維特比譯碼算法被廣泛地應(yīng)用于2G、3G以及衛(wèi)星通信等多種通信系統(tǒng)中。加比選迭代運(yùn)算是維特比譯碼算法的核心，但是其非線(xiàn)性反饋環(huán)制約著整個(gè)譯碼速率[3]。為了對(duì)抗譯碼速率瓶頸，以60 GHz無(wú)線(xiàn)個(gè)域網(wǎng)為代表的新一代吉比特通信系統(tǒng) [4]不得不并行大量單路譯碼器。因此，提高單路譯碼器的譯碼速率，可以有效提高系統(tǒng)吞吐率，并能夠大幅度降低硬件復(fù)雜度。
1 維特比譯碼器原理
    根據(jù)編碼生成多項(xiàng)式的不同，卷積碼可以被劃分為(n，k，m)型，其中n是指編碼輸出的比特?cái)?shù)，k是指輸入的信息比特?cái)?shù)，而m為卷積編碼的深度又稱(chēng)編碼約束長(zhǎng)度，碼率為k/n[5]。通常情況下，(n，k，m)型卷積碼就是由k×(m-1)位移位寄存器和異或邏輯電路組成。作為卷積碼的最大概率譯碼算法，維特比譯碼算法由分支度量計(jì)算、路徑度量的更新判決以及最大似然譯碼序列輸出組成。因此，維特比譯碼器分成四個(gè)部分[2]：分支度量單元、加比選單元、路徑度量寄存器和幸存路徑存儲(chǔ)單元。

    加比選是一種非線(xiàn)性的迭代更新運(yùn)算，傳統(tǒng)流水線(xiàn)算法無(wú)法直接插入[4]。由于運(yùn)算需要在一個(gè)時(shí)鐘周期內(nèi)完成，因此加比選迭代運(yùn)算是維特比譯碼器實(shí)現(xiàn)的關(guān)鍵路徑，它限制著譯碼器的工作時(shí)鐘。對(duì)于吉比特維特比譯碼而言，打破加比選譯碼器速率瓶頸是其需要面對(duì)的關(guān)鍵挑戰(zhàn)。
2 吉比特維特比譯碼器設(shè)計(jì)
    作為第一個(gè)支持吉比特毫米波短距離的標(biāo)準(zhǔn)，IEEE 802.15.3c標(biāo)準(zhǔn)[6]已經(jīng)被60 GHz無(wú)線(xiàn)個(gè)域網(wǎng)領(lǐng)域廣泛采納。該標(biāo)準(zhǔn)規(guī)定采用8路獨(dú)立并行(3,1,7)卷積碼。每路卷積碼的約束長(zhǎng)度為7，生成多項(xiàng)式為(1338,1718,1658)，基本碼率為1/3。基于刪余處理，系統(tǒng)支持1/3、1/2、4/7、2/3、4/5五種碼率，最大吞吐率為3.807 Gb/s。本文基于此標(biāo)準(zhǔn)給出了吉比特維特比譯碼器設(shè)計(jì)， 整體結(jié)構(gòu)如圖1所示。

2.2 平衡加選延比單元
    傳統(tǒng)維特比譯碼器加比選單元的結(jié)構(gòu)，如圖2(a)所示。關(guān)鍵路徑包括了加法-比較-選擇運(yùn)算。為了降低關(guān)鍵路徑的延遲，加選延比式[3]結(jié)構(gòu)采用運(yùn)算展開(kāi)和拆分的思想，通過(guò)增加一倍的寄存器和加法器，將加法和比較運(yùn)算分到兩個(gè)時(shí)間周期中運(yùn)算,其結(jié)構(gòu)如圖2(b)所示。具體來(lái)說(shuō)，該單元在完成n時(shí)刻的加法運(yùn)算之后，并沒(méi)有對(duì)其直接進(jìn)行比較判決，而是進(jìn)行數(shù)據(jù)的存儲(chǔ)。在n時(shí)刻，比較單元輸出的是n-1時(shí)刻的狀態(tài)路徑度量的比較結(jié)果，輸出的判決信息指示了n時(shí)刻有效加法運(yùn)算路線(xiàn)。在沒(méi)有消耗過(guò)多硬件資源的情況下，加選延比式結(jié)構(gòu)實(shí)現(xiàn)了加比選運(yùn)算的有效分離。

    由于輔助進(jìn)位運(yùn)算的電路延遲相對(duì)較低，從而可以很好地完成平衡處理的任務(wù)。因此，在嵌入的輔助進(jìn)位比特的幫助下，進(jìn)位加法運(yùn)算被后移到比較運(yùn)算中，從而實(shí)現(xiàn)了加選單元與比較選擇單元的建立時(shí)間的平衡。在該模式下，比較判定運(yùn)算轉(zhuǎn)化如下式(6)：
  
這里PM1R和PM2R(由輔助進(jìn)位加法運(yùn)算得到)表示著正常意義下的狀態(tài)路徑度量值。針對(duì)(3,1,7)維特比譯碼器S0狀態(tài)，推薦結(jié)構(gòu)如圖3所示。

    由圖3(b)可見(jiàn)，平衡加選延比結(jié)構(gòu)的輔助進(jìn)位模塊的建立時(shí)間延遲為四輸入與非門(mén)和異或電路，路徑延遲時(shí)間在13μm CMOS工藝中可以控制在0.5 ns以?xún)?nèi)。剛好平衡了加法運(yùn)算和比較運(yùn)算的延時(shí)。因此與原始加比選電路相比，該方法將原本9 bit加法、9 bit比較以及選擇延遲下降到了僅為5 bit加法和選擇延遲(如圖3(a)中粗線(xiàn)所示)，有效縮短了關(guān)鍵路徑。
2.3 幸存路徑存儲(chǔ)單元
    本設(shè)計(jì)回溯譯碼長(zhǎng)度定為64、存儲(chǔ)位寬為64 bit，采用2-pointer回溯算法[2]。由于并行卷積碼是獨(dú)立的，因而圖1中各路譯碼的判決數(shù)據(jù)輸出相互獨(dú)立的并行執(zhí)行的。基于RAM塊合并共享的思路，本文給出存儲(chǔ)管理單元，通過(guò)將輸入輸出數(shù)據(jù)經(jīng)寄存器緩存整合后對(duì)更大的RAM進(jìn)行讀寫(xiě)操作。將相鄰維特比譯碼器核的兩個(gè)64 bit判決信息存取RAM合并成一個(gè)128 bit位寬RAM，將8個(gè)用于回溯譯碼反相的1 bit位寬RAM塊合并成一個(gè)8 bit位寬RAM。因此，該方法將RAM塊個(gè)數(shù)從原始各自獨(dú)立模式下24個(gè)降低到了9個(gè)，易于ASIC芯片設(shè)計(jì)。
3 實(shí)現(xiàn)與分析
    基于Verilog HDL語(yǔ)言，本文完成了上述譯碼器的實(shí)現(xiàn),并對(duì)1/3、1/2、4/7、2/3、4/5五種碼率分別進(jìn)行Modelsim仿真驗(yàn)證，誤碼率與Matlab維特比譯碼函數(shù)性能基本相同，其中1/3碼率下的譯碼性能比較如圖4所示。

    本文采用TSMC.13 CMOS工藝，供電電壓為1.2 V。DC compiler門(mén)級(jí)綜合工具給出了芯片的綜合報(bào)告，如表1所示。該譯碼器的邏輯面積為4.33 mm2，支持兩種工作模式。在工作模式1全速運(yùn)行模式中，芯片工作時(shí)鐘為500 MHz,譯碼器最大吞吐速率為4 Gb/s,功耗為416 mW；在工作模式2低功耗模式中，工作時(shí)鐘調(diào)整為250 MHz，功耗降低為208 mW。本設(shè)計(jì)滿(mǎn)足IEEE 802.15.3c標(biāo)準(zhǔn)指標(biāo)要求，其在高速前向糾錯(cuò)信道編譯碼領(lǐng)域有著廣闊的應(yīng)用前景。
參考文獻(xiàn)
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