頻率合成器是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備，隨著通信、數(shù)字電視、衛(wèi)星定位、航空航天、雷達(dá)和電子對抗等技術(shù)的發(fā)展，對頻率合成器提出了越來越高的要求。頻率合成理論自20世紀(jì)30年代提出以來，已取得了迅速的發(fā)展，逐漸形成了直接頻率合成技術(shù)、鎖相頻率合成技術(shù)、直接數(shù)字式頻率合成技術(shù)三種基本頻率合成方法。直接頻率合成技術(shù)原理簡單，易于實(shí)現(xiàn)，頻率轉(zhuǎn)換時間短，但是頻率范圍受限，且輸出頻譜質(zhì)量差。鎖相頻率合成技術(shù)(PLL)具有輸出頻帶寬、工作頻率高、頻譜質(zhì)量好的優(yōu)點(diǎn)，但是頻率分辨率和頻率轉(zhuǎn)換速度卻很低。直接式數(shù)字頻率合成技術(shù)(DDS)的頻率分辨率高、頻率轉(zhuǎn)換時間快、頻率穩(wěn)定度高、相位噪聲低，但目前尚不能做到寬帶，頻譜純度也不如PLL。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發(fā)展的主要趨勢，傳統(tǒng)的單一合成方式很難兼顧上述各項(xiàng)性能指標(biāo)，達(dá)到現(xiàn)代通信系統(tǒng)對頻率合成器的要求。本文采用DDS和PLL相結(jié)合的方法，設(shè)計(jì)一個應(yīng)用于(GSM1 800 MHz系統(tǒng)中的頻率合成器，其中輸出頻帶為1 805～1 880 MHz，分辨率為200 kHz，相位噪聲為-80dBc／Hz＠1 kHz，頻率誤差為5 kHz，雜波抑制大于50 dB。
1 電路設(shè)計(jì)
1．1 設(shè)計(jì)原理
   DDS直接激勵PLL的頻率合成技術(shù)，與單純的PLL技術(shù)相比，作為參考源的DDS具有很高的頻率分辨率，可以在不改變PLL分頻比的情況下，提高PLL的頻率分辨率，而且采用DDS激勵PLL設(shè)計(jì)方法的電路結(jié)構(gòu)簡單，所用硬件少，通過合理設(shè)計(jì)環(huán)路濾波器可以較好地改善因PLL倍頻作用而惡化的相位噪聲。系統(tǒng)原理框圖如圖1所示。

                     
                  圖1中，fref是參考信號，一般由高穩(wěn)定度的晶體振蕩器產(chǎn)生，用于保證DDS各個部件的同步工作。fDDS取代原有的晶振作為鎖相環(huán)(PLL)的激勵源，其輸出fDDS頻率取決于頻率控制字K。頻率合成器的輸出由VCO提供，PLL芯片中電荷泵的輸出由低通濾波器(LPF2)產(chǎn)生，用于控制VCO的輸出頻率。DDS中K和PLL的分頻比可以通過單片機(jī)中的控制程序加以改變，從而實(shí)現(xiàn)頻率合成。
                      VCO輸出信號頻率與DDS輸出信號頻率之間的關(guān)系為：

                     
     式中：fref為DDS的時鐘頻率；K為DDS的頻率控制字；M為DDS相位累加器字長；fref／2M為DDS的頻率分辨率；△fmin為頻率合成器輸出信號的頻率分辨率。由此可見，以DDS為激勵源，只要相位累加器的字長取得足夠大，頻率合成器就能得到較高的頻率分辨率。
1．2 電路實(shí)現(xiàn)
     如圖1給出的原理框圖所示，整個頻率合成器由DDS和PLL兩個功能模塊實(shí)現(xiàn)。
1．2．1 DDS電路
    DDS電路如圖2所示，該電路由DDS、低通濾波器(LPF)和外部參考時鐘源組成。電路中的直接數(shù)字頻率合成器芯片AD9851是AD公司采用先進(jìn)的DDS技術(shù)生產(chǎn)的高集成度DDS器件。它允許最高輸入時鐘180
MHz，同時提供可選擇的片內(nèi)6倍頻乘法器，內(nèi)置高性能的10 b數(shù)／模轉(zhuǎn)換器，內(nèi)含一個高速比較器。芯片具有簡單的控制接口，允許串／并行異步輸入控制字，采用32 b頻率控制字，內(nèi)部使用5 b相位調(diào)制字，外接參考時鐘源時，AD9851可以產(chǎn)生一個頻譜純凈、頻率和相位都可以控制，而且穩(wěn)定性非常高的正弦波。