1)賽靈思今天要宣布什么消息？
ISE®  12設(shè)計(jì)套件不僅實(shí)現(xiàn)了功耗與成本的突破性優(yōu)化，而且為邏輯、嵌入式、DSP和系統(tǒng)設(shè)計(jì)人員帶來了更高的設(shè)計(jì)生產(chǎn)力。

 

2)新版 ISE 設(shè)計(jì)套件與前版有什么區(qū)別？
ISE設(shè)計(jì)套件首次提供了“智能”時(shí)鐘門控技術(shù)，可將動(dòng)態(tài)功耗降低多達(dá) 30%。針對(duì)加密、數(shù)據(jù)路徑和計(jì)算密集型設(shè)計(jì)，甚至還能進(jìn)一步降低功耗。新套件還提供了基于時(shí)序的高級(jí)設(shè)計(jì)保存功能、符合 AMBA 4 AXI4 規(guī)范的即插即用設(shè)計(jì) IP 支持，以及具備第四代部分重配置功能的直觀設(shè)計(jì)流程，可將系統(tǒng)成本降低 30% 以上，滿足有線電信應(yīng)用的需求。

 

3)ISE 12設(shè)計(jì)套件推出的主要推動(dòng)因素有哪些？
降低新一代電子產(chǎn)品系統(tǒng)成本， 降低功耗， 同時(shí)提升性能， 這是各種應(yīng)用及市場(chǎng)領(lǐng)域提出的普遍需求， 正是這些需求推動(dòng)ISE 12設(shè)計(jì)套件應(yīng)運(yùn)而生。ISE 12 設(shè)計(jì)套件使設(shè)計(jì)人員能夠通過功耗和成本方面的軟件創(chuàng)新平衡上述需求，  并最大限度地發(fā)揮 Virtex®-6 和 Spartan®-6器件的功能，同時(shí)大大提高整體設(shè)計(jì)生產(chǎn)力。

 

4)“智能”時(shí)鐘門控技術(shù)的功耗優(yōu)化優(yōu)勢(shì)有哪些？其工作原理是什么？
智能時(shí)鐘門控是降低數(shù)字設(shè)計(jì)動(dòng)態(tài)功耗的有效優(yōu)化技術(shù)，可自動(dòng)檢測(cè)并通過精細(xì)粒度（邏輯切片）優(yōu)化功能中止不必要的轉(zhuǎn)換。利用我們正在獨(dú)特的算法對(duì)設(shè)計(jì)進(jìn)行分析，以檢測(cè)轉(zhuǎn)換時(shí)不改變下游邏輯和互聯(lián)的順序元件。系統(tǒng)會(huì)在各個(gè)邏輯切片中生成“本地時(shí)鐘啟用”，自動(dòng)關(guān)閉不必要的活動(dòng)，而避免關(guān)閉整個(gè)時(shí)鐘網(wǎng)絡(luò)。這些優(yōu)化措施不會(huì)改變現(xiàn)有的邏輯，僅添加最少的邏輯和網(wǎng)絡(luò)元件連接到時(shí)鐘啟用（平均增加約 2% 的 LUT）。

 

5)賽靈思的智能時(shí)鐘門控技術(shù)能否支持第三方綜合工具的映射?
綜合工具能自動(dòng)轉(zhuǎn)換 ASIC 中常用的門控時(shí)鐘結(jié)構(gòu)，從而映射至賽靈思器件中的時(shí)鐘啟用，同時(shí)還能使用全局布線資源。賽靈思的智能時(shí)鐘門控技術(shù)簡化了帶門控時(shí)鐘的ASIC 代碼移植到 FPGA 的工作，但它不會(huì)分析轉(zhuǎn)換后的代碼，以檢測(cè)轉(zhuǎn)換時(shí)不改變下游邏輯和互聯(lián)的順序元件。

 

6)新版 ISE 對(duì)部分重配置流程做出了哪些變動(dòng)？
部分重配置技術(shù)現(xiàn)采用直觀的界面，以及與標(biāo)準(zhǔn) ISE 設(shè)計(jì)流程緊密結(jié)合的簡化設(shè)計(jì)方法，其易用性得到進(jìn)一步提升。ISE 12 套件還為第四代動(dòng)態(tài)重配置（也稱作“按需”或“即時(shí)”重配置）功能提供了設(shè)計(jì)支持，通過讓多種高級(jí)應(yīng)用集成于盡可能小型化的 Virtex-6 器件上，可大幅降低系統(tǒng)成本與功耗。

 

7)賽靈思為什么選擇 AMBA 4 AXI4 協(xié)議來進(jìn)行 IP 互聯(lián)標(biāo)準(zhǔn)化？它是如何支持賽靈思 FPGA 的即插即用設(shè)計(jì)的？
AMBA 4 AXI4 規(guī)范定義了一系列的性能增強(qiáng)型互聯(lián)接口，這些接口采用針對(duì)應(yīng)用類型優(yōu)化的多種不同總線。通過在統(tǒng)一開放式互聯(lián)協(xié)議上進(jìn)行標(biāo)準(zhǔn)化，使設(shè)計(jì)人員能夠更輕松地在設(shè)計(jì)方案中集成賽靈思及第三方供應(yīng)商提供的 IP，實(shí)現(xiàn)最新一代系列器件上的即插即用互操作性。這種經(jīng)過優(yōu)化的互聯(lián)基礎(chǔ)架構(gòu)不僅為賽靈思 FPGA 提供了符合 AXI4 規(guī)范的更廣闊的 IP 生態(tài)系統(tǒng)，而且還為 2010 年秋季開始啟用賽靈思目標(biāo)設(shè)計(jì)平臺(tái)開發(fā)支持 AXI4 的系統(tǒng)奠定了基礎(chǔ)。

 

8)AMBA 4 AXI4 規(guī)范是否為了與FPGA 協(xié)同使用經(jīng)過了優(yōu)化？
是的。為高效映射于 FPGA 架構(gòu)，賽靈思與 ARM 共同定義了 AXI4、AXI4-Lite 和 AXI4-Stream 規(guī)范。這進(jìn)一步提升了我們最新系列器件的系統(tǒng)性能。

 

9)ISE 12 采用了哪些新特性支持設(shè)計(jì)保存？
ISE 12設(shè)計(jì)套件的高級(jí)設(shè)計(jì)保存功能，使設(shè)計(jì)人員能通過可重復(fù)使用的時(shí)序結(jié)果快速實(shí)現(xiàn)設(shè)計(jì)時(shí)序收斂。設(shè)計(jì)人員不僅能將設(shè)計(jì)方案分區(qū)，集中精力滿足關(guān)鍵模塊所需的時(shí)序功能，而且還可在進(jìn)行其他部分的設(shè)計(jì)工作時(shí)將這些模塊鎖定，以保存其布局布線。ISE 12 分區(qū)技術(shù)的關(guān)鍵特性包括：支持更靈活工作環(huán)境的 PlanAhead™ 接口、加強(qiáng)用戶控制的新命令流程，以及更簡便易用的支持網(wǎng)表分區(qū)功能和 CORE Generator™ IP 流程。

 

10)ISE12  設(shè)計(jì)套件是否支持 ISE  11提供的特定領(lǐng)域設(shè)計(jì)方法？
ISE 12設(shè)計(jì)套件支持特定領(lǐng)域設(shè)計(jì)方法，并在此基礎(chǔ)上進(jìn)行了擴(kuò)展，并專為 ISE 11 的邏輯、嵌入式、DSP和系統(tǒng)級(jí)設(shè)計(jì)，量身定制了互操作性設(shè)計(jì)流程和工具配置。ISE 12 進(jìn)行了大量的基礎(chǔ)架構(gòu)變動(dòng)，可改進(jìn)所有領(lǐng)域的軟件運(yùn)行時(shí)間和設(shè)計(jì)性能。此外，賽靈思還通過更緊密的工具集成和自動(dòng)化向?qū)Ц倪M(jìn)了嵌入式設(shè)計(jì)環(huán)境，從而進(jìn)一步簡化了嵌入式處理器系統(tǒng)的優(yōu)化與驗(yàn)證流程。

 

11)ISE 12 為嵌入式開發(fā)人員提供了哪些具體的方法改進(jìn)？
•嵌入式開發(fā)人員可充分利用 ISE環(huán)境中集成仿真器 (ISim) 預(yù)配置的變量及設(shè)置來加速設(shè)計(jì)驗(yàn)證。
•MicroBlaze™ 軟處理器的最新配置向?qū)軆?yōu)化嵌入式處理器設(shè)計(jì)，盡可能縮減占位面積，最大限度地提高性能 (DMIP)、頻率及操作系統(tǒng)使用率 (Linux MMU)。
•配置向?qū)н€能將關(guān)鍵功能的控制抽象出來，如：
o優(yōu)化高速緩存大小、行為和功能（包括 BRAM 或分布式 RAM 的使用）。
o分支預(yù)測(cè)計(jì)算，可優(yōu)化指令執(zhí)行。
o控制流水線級(jí)、例外處理、調(diào)試存取和存儲(chǔ)器管理功能。

 

12)相對(duì)于前版 ISE，新版的運(yùn)行時(shí)間和占位面積有何改進(jìn)？
12.1 版的 XST 邏輯綜合速度平均提升 2 倍，大型設(shè)計(jì)的實(shí)施運(yùn)行時(shí)間縮短 1.3 倍（如采用多線程技術(shù)，可縮短 1.5 倍）。XST 的改進(jìn)還體現(xiàn)為 Virtex-6 和 Spartan-6 FPGA 的設(shè)計(jì)占用面積縮減了近 7%。

 

13)用戶通過 ISE12 能獲得哪些設(shè)計(jì)性能提升？
ISE12.1 軟件為 Virtex-6 和 Spartan-6 FPGA 系列提供了生產(chǎn)支持和驗(yàn)證的 IP 流程。Spartan-6 FPGA -2速度級(jí)別相對(duì)于 ISE 11.4 版本的性能平均加快了 5%。

 

14)ISE 設(shè)計(jì)套件提供了哪些新的 IP 核？
ISE 12設(shè)計(jì)套件為 Virtex-6 和 Spartan-6 FPGA 設(shè)計(jì)提供了兩個(gè)新內(nèi)核：
•Image Characterization v1.0——視頻與圖像處理 IP 核，可針對(duì)視頻輸入流計(jì)算重要的統(tǒng)計(jì)數(shù)據(jù)。這是面部識(shí)別、對(duì)象檢測(cè)等應(yīng)用的重要處理模塊。
•3GPP LTE RACH Detector v1.0——無線 IP 核，為設(shè)計(jì)人員提供 LTE RACH Detecting 塊，可對(duì)根據(jù) 3GPP TS 36.211 v8.6.0 物理信道和調(diào)制規(guī)范編碼的 P-RACH 數(shù)據(jù)進(jìn)行解碼。

經(jīng)生產(chǎn)驗(yàn)證的IP 的擴(kuò)展產(chǎn)品可支持：
•Virtex-6 FPGA 多模無線電目標(biāo)設(shè)計(jì)平臺(tái)
•Spartan-6 FPGA 工業(yè)自動(dòng)化目標(biāo)設(shè)計(jì)平臺(tái)
•Spartan-6 FPGA 工業(yè)影像目標(biāo)設(shè)計(jì)平臺(tái)
•Virtex-6 HXT FPGA 100G OTN 和包處理目標(biāo)設(shè)計(jì)平臺(tái)

 

15)ISE 12設(shè)計(jì)套件提供了哪些基礎(chǔ)架構(gòu)改進(jìn)？
•改進(jìn)了安裝過程，使設(shè)計(jì)團(tuán)隊(duì)能同時(shí)開展多個(gè)項(xiàng)目，而且安裝鏡像減小到 4G，全面安裝后可進(jìn)行更新。
•設(shè)計(jì)方案編譯所需的計(jì)算機(jī)內(nèi)存容量得以降低，綜合工具減少 20%，實(shí)施工具減少10%。
•新增操作系統(tǒng)支持，嵌入式開發(fā)人員工具包支持 64 位 Win XP，而 System Generator 和 ISE simulator 支持 64 位 WinXP 和 Vista。

16)ISE 12 支持哪些系列產(chǎn)品？
提供完整特定領(lǐng)域版本方案的ISE 設(shè)計(jì)套件可支持 Virtex-5 和 Spartan-3 FPGA 系列器件。最新版本還為包括針對(duì)賽靈思航空和軍用產(chǎn)品系列的 Virtex-6Q 與 Spartan-6Q FPGA 在內(nèi)的所有 Virtex-6 和 Spartan-6 FPGA 系列提供全面的生產(chǎn)支持。

 

17)ISE 12 軟件何時(shí)可以下載？售價(jià)多少？
ISE 設(shè)計(jì)套件 12 的創(chuàng)新技術(shù)將分階段推出，其中面向 Virtex-6 FPGA 設(shè)計(jì)的智能時(shí)鐘門控技術(shù)現(xiàn)已隨 12.1版本推出，面向 Virtex-6 FPGA 設(shè)計(jì)的部分重配置技術(shù)開始隨 12.2 版本推出，而 AXI4 IP 支持將隨 12.3 版本推出。

ISE 設(shè)計(jì)套件 12.1結(jié)點(diǎn)鎖定許可證的美國零售價(jià)起價(jià)為：邏輯版本 2,995美元、嵌入式版本 3,395 美元、DSP 版本 4,195 美元、系統(tǒng)版本 4,595 美元。此外，還提供靈活的浮動(dòng)許可證選項(xiàng)。客戶可從賽靈思網(wǎng)站免費(fèi)下載 ISE 設(shè)計(jì)套件 12.1 各版本全功能 30天評(píng)估版本。

 

18)哪些第三方工具可與 ISE 12 版本協(xié)同工作？
賽靈思聯(lián)盟計(jì)劃 (Xilinx Alliance Program) 成員提供了包括設(shè)計(jì)工具、IP 核以及 DSP和嵌入式開發(fā)技術(shù)等在內(nèi)的一系列功能強(qiáng)大的關(guān)鍵技術(shù)。ISE 12 套件可與Aldec、Cadence Design Systems、Mentor Graphics和Synopsys公司推出的最新仿真和綜合軟件協(xié)同工作。如欲了解有關(guān)賽靈思聯(lián)盟計(jì)劃所有成員的更多信息，歡迎訪問以下網(wǎng)址：www.xilinx.com/cn/alliance。