0 引言

    雙絞線為有損耗的傳輸線，其傳輸損耗與信號(hào)頻率的平方根和長(zhǎng)度的乘積成正比，頻率過(guò)高致使信號(hào)產(chǎn)生失真和畸變，引起數(shù)字碼元間的串?dāng)_。為了使信號(hào)的傳輸質(zhì)量得到可靠保證，均衡器穩(wěn)定、可靠地工作顯得尤為重要。

1 長(zhǎng)距離傳輸硬件設(shè)計(jì)

    被測(cè)設(shè)備采編器板卡與測(cè)試設(shè)備轉(zhuǎn)接器之間由穿過(guò)多個(gè)設(shè)備艙的、總長(zhǎng)為100 m的雙絞線電纜連接，接口處采用J14H系列電連接器相連，如圖1所示。被測(cè)設(shè)備采編器板卡主要功能之一是將采集卡采集的圖像數(shù)據(jù)編幀后存入存儲(chǔ)器，并通過(guò)轉(zhuǎn)接器板卡將圖像數(shù)據(jù)實(shí)時(shí)傳輸給地面測(cè)試臺(tái)設(shè)備。圖1所示的通信通道采用10位的LVDS串行/解串器以及電纜驅(qū)動(dòng)器/均衡器芯片組,驅(qū)動(dòng)器能在最高400 Mb/s的數(shù)據(jù)速率下驅(qū)動(dòng)50 Ω?jìng)鬏斁€，而自適應(yīng)電纜均衡器能自適應(yīng)地對(duì)不同長(zhǎng)度的雙絞線進(jìn)行均衡，適用的數(shù)據(jù)速率范圍為50 Mb/s～650 Mb/s，且具有極低的抖動(dòng)性能^[1-2]。傳輸線采用特性阻抗為100 Ω的屏蔽雙絞線，提高高速傳輸?shù)目垢蓴_性。驅(qū)動(dòng)器輸出端口匹配50 Ω電阻R1/R2，電纜末端R3/R4為24.9 Ω，用于終端匹配以及均衡器信號(hào)輸入調(diào)節(jié)。為減少振鈴現(xiàn)象，在均衡器差分輸入端串聯(lián)100 Ω電阻R5/R6。R7/R8為75 Ω，用于差分輸出接口負(fù)載匹配。

2 現(xiàn)象闡述及問(wèn)題分析

2.1 現(xiàn)象闡述

    采編器板卡FPGA為SN65LV1023A串行器引腳TCLK提供14.745 6 MHz工作頻率，串行數(shù)據(jù)通過(guò)D0+和D0-生成LVDS信號(hào)，同時(shí)轉(zhuǎn)接器的FPGA配合串行器工作，為解串器SN65LV1224B引腳REFCLK提供14.745 6 MHz參考解串時(shí)鐘。結(jié)合串行/解串器的工作時(shí)序，系統(tǒng)上電后，F(xiàn)PGA通過(guò)給串行器的同步信號(hào)SYNC1大于6個(gè)時(shí)鐘的高電平后，串行器自動(dòng)發(fā)送1 026個(gè)同步碼(0x01F)，解串器從內(nèi)嵌時(shí)鐘的數(shù)據(jù)中重建并行時(shí)鐘，并用此時(shí)鐘來(lái)選通輸出鎖存器及輸出數(shù)據(jù)。

    系統(tǒng)上電后，在沒(méi)有接收有效命令前，采編器板卡串行器一直發(fā)送同步碼確保快速同步，調(diào)試過(guò)程中發(fā)現(xiàn)系統(tǒng)上電后解串器LOCK輸出信號(hào)一直拉高，即解串器沒(méi)有同步上串行器。經(jīng)測(cè)量發(fā)現(xiàn)解串器的RI+/RI-引腳沒(méi)有信號(hào)，測(cè)量其前級(jí)電路發(fā)現(xiàn)均衡器CLC012差分輸出引腳也沒(méi)有信號(hào)輸出，但是其輸入引腳卻有差分信號(hào)。經(jīng)過(guò)多次系統(tǒng)上下電測(cè)試，發(fā)現(xiàn)均衡器CLC012一直沒(méi)有輸出信號(hào)，而測(cè)量其供電系統(tǒng)是正常穩(wěn)定的。

2.2 問(wèn)題分析

    由于均衡器直接連接到電纜。因此它很容易受ESD、EMI/RFI和器件所產(chǎn)生的噪聲影響。為提高均衡器整體工作性能，板卡PCB布局時(shí)已經(jīng)在此方面采取相應(yīng)措施^[3]。

2.2.1 硬件物理層分析

    CLC012均衡器AEC+和AEC-端的差分電壓與傳輸線長(zhǎng)度成正比，（對(duì)于第5類(lèi)雙絞線，此差分電壓約為2.5 mV/m），當(dāng)這一電壓超過(guò)500 mV時(shí)，不能再提供更多的均衡。設(shè)計(jì)中的100 m 5類(lèi)屏蔽雙絞線電纜是由6段等長(zhǎng)的15 m以及一段10 m的電纜組成，中間經(jīng)過(guò)7對(duì)J14H系列連接器。這種多段電纜串聯(lián)的長(zhǎng)線傳輸對(duì)信號(hào)的衰減較大，同時(shí)電纜上的多對(duì)接插件會(huì)導(dǎo)致傳輸線路阻抗不連續(xù)，信號(hào)反射嚴(yán)重引起波形畸變過(guò)大^[4-5]，由此可能導(dǎo)致均衡器工作異常。將6段的15 m電纜去掉，測(cè)試10 m的一段電纜，對(duì)換前后的驅(qū)動(dòng)器輸出信號(hào)和均衡器接收信號(hào)分別如圖2所示。

    由圖2可見(jiàn)，時(shí)鐘周期約為68 ns(14.745 6 MHz)，數(shù)據(jù)為同步碼0x01F。驅(qū)動(dòng)器輸出電壓值約為700 mV(峰-峰值)，經(jīng)過(guò)100 m傳輸后，經(jīng)過(guò)均衡器輸入分壓為176 mV(峰-峰值)，10 m傳輸后則為360 mV(峰-峰值)。由測(cè)試結(jié)果可見(jiàn)，10 m的傳輸信號(hào)效果不管從衰減還是畸變程度上都遠(yuǎn)比100 m的小，理論上均衡器有能力對(duì)此波形進(jìn)行均衡，但實(shí)際應(yīng)用中均衡器仍然沒(méi)有信號(hào)輸出。

2.2.2 數(shù)據(jù)鏈路層分析

    一般來(lái)講，均衡器只能在一定頻帶內(nèi)具有一定的均衡能力，理論上CLC012均衡器均衡的數(shù)據(jù)速率為50 Mb/s～650 Mb/s，設(shè)計(jì)中LVDS傳輸數(shù)據(jù)率為14.745 6×12=176.947 2 Mb/s，滿足要求，但其工作異常，無(wú)輸出。雖然串行器工作頻率為14.745 6 MHz，但是串行/解串器的快速同步方式必須發(fā)送同步碼，對(duì)均衡器而言一個(gè)時(shí)鐘里只有連續(xù)的6個(gè)1和6個(gè)0，當(dāng)信號(hào)為連‘l’（‘0’)時(shí)，在第一個(gè)l’（‘0’)后面的l’（‘0’)相當(dāng)于直流成分，即真實(shí)的信號(hào)轉(zhuǎn)換頻率只是14.745 6×2=29.491 2 Mb/s，同步碼這種特殊的數(shù)據(jù)類(lèi)型可能導(dǎo)致有效速率過(guò)低，影響均衡器工作^[6]。

3 解決方案

    提高有效數(shù)據(jù)速率的途徑有兩種：(1)提高串行器工作頻率TCLK，使信號(hào)單位比特周期減小，如圖3所示,工作頻率提高為原來(lái)的2倍后為29.491 2 MHz，數(shù)據(jù)為同步碼,一個(gè)CLK里發(fā)送連續(xù)的1和連續(xù)的0各一個(gè)，其有效數(shù)據(jù)傳輸率為29.491 2×2=58.982 4 Mb/s；(2)保持頻率14.745 6 MHz不變，通過(guò)增加一個(gè)CLK時(shí)間里1和0的轉(zhuǎn)變次數(shù)來(lái)提高有效數(shù)據(jù)速率，需要注意的是串行器實(shí)際數(shù)據(jù)發(fā)送模式是并行10 bit數(shù)據(jù)以及起始位1和終止位0，所以在一個(gè)時(shí)鐘里至少出現(xiàn)連續(xù)0和1的次數(shù)各為1次（如0x01F），且為偶數(shù)。在解決問(wèn)題的過(guò)程中，為進(jìn)一步確定均衡器的最低穩(wěn)定工作頻率，相對(duì)第一種每改變一次有效數(shù)據(jù)速率，就要同時(shí)更改串行器/解串器兩塊板卡的程序，還要考慮因?yàn)樘岣叽衅鞯墓ぷ黝l率，解串器在解碼后FIFO緩存溢滿或讀空現(xiàn)象的測(cè)試，而第二種方法只需要更改一塊板的發(fā)送數(shù)據(jù)模式即可達(dá)到測(cè)試目的，故選擇第二種方法進(jìn)行測(cè)試。

    如圖3所示的4種數(shù)據(jù)模式，DM1模式有效數(shù)據(jù)傳輸率為14.745 6×2=29.491 2 Mb/s，DM2模式在一個(gè)CLK分別出現(xiàn)兩次0和兩次1，即有效數(shù)據(jù)率為14.745 6×4=58.982 4 Mb/s。同理，DM3和DM4分別為88.473 6 Mb/s和176.947 2 Mb/s。

    對(duì)于上述的4種數(shù)據(jù)模式，如果單一的發(fā)送只能測(cè)試某種特定的速率，則速率大小只能以偶數(shù)倍增加，間隔過(guò)大。因此按圖4的比例發(fā)送模式可以逐步調(diào)整速率大小，縮小均衡器工作異常分水嶺。

    如圖4所示，通過(guò)調(diào)整4種數(shù)據(jù)模式的比例可以調(diào)整平均一個(gè)CLK時(shí)間里0和1的數(shù)量。4種數(shù)據(jù)模式下，0和1總數(shù)分別為2，4，6，12。2和4按3:1的比例發(fā)送，平均一個(gè)CLK 0和1總數(shù)為3；相應(yīng)地4和6按3:1的比例發(fā)送，平均一個(gè)CLK 0和1總數(shù)為4.5，以此類(lèi)推，可以分配不同的比例來(lái)改變數(shù)據(jù)有效速率。

    具體測(cè)試步驟如下：

    (1)分別單獨(dú)測(cè)試4種模式數(shù)據(jù)，結(jié)果發(fā)現(xiàn)只有DM1數(shù)據(jù)模式下均衡器工作異常。

    (2)取2和4比例中間值1:1的比例測(cè)試，結(jié)果發(fā)現(xiàn)上電等待一段時(shí)間后其仍然工作異常，由此進(jìn)一步將范圍縮小為3～4之間。

    (3)取2和4比例1:3,結(jié)果顯示上電幾秒后均衡器才有輸出，經(jīng)過(guò)多次上下電測(cè)試，均衡器開(kāi)始工作時(shí)間不定。

    (4)按1:7比例發(fā)數(shù)，發(fā)現(xiàn)均衡器上電就立即工作，經(jīng)過(guò)多次測(cè)試，均衡器均穩(wěn)定工作無(wú)異常。

    由步驟(1)、(2)、(3)可以確定均衡器工作異常點(diǎn)大概在3.5～4之間。

    圖5為1:7比例發(fā)送數(shù)據(jù)均衡器正常工作輸入(上)和輸出(下)波形圖，8個(gè)時(shí)鐘共542 ns左右，DM1數(shù)據(jù)類(lèi)型占1個(gè)時(shí)鐘。均衡器輸出電壓值為恒流輸出10 mA與接口負(fù)載匹配電阻75 Ω和負(fù)載的并聯(lián)的乘積。

    由以上測(cè)試可以得出：在傳輸線上，數(shù)據(jù)有效速率影響均衡器的正常工作，進(jìn)一步確定均衡器最低有效工作頻率范圍在14.745 6×3.75=55.296 Mb/s左右。

    由于串行器/解串器的同步工作方式?jīng)Q定系統(tǒng)上電后必然要發(fā)送同步碼0x01F同步，長(zhǎng)線傳輸?shù)臄?shù)據(jù)也為隨機(jī)的圖像數(shù)據(jù)，要保證均衡器穩(wěn)定可靠工作，必須保證傳輸?shù)挠行?shù)據(jù)速率在55.296 Mb/s以上，實(shí)際采用等同作用的第一種方法，即提高串行器的工作頻率。考慮到數(shù)據(jù)要經(jīng)過(guò)100 m屏蔽雙絞線傳輸，而衰減與頻率的平方根和長(zhǎng)度之積成正比^[7]，折衷這兩種因素，最終選取串行器的工作頻率為29.491 2 MHz，這樣在最壞情況下能保證其有效數(shù)據(jù)率58.982 4 Mb/s大于試驗(yàn)測(cè)試的55.296 Mb/s。經(jīng)測(cè)試，均衡器正常工作，無(wú)異常。

4 結(jié)論

    通過(guò)長(zhǎng)時(shí)間反復(fù)測(cè)試，CLC012均衡器在29.491 2 MHz頻率下工作正常，串行器工作穩(wěn)定，不失鎖。均衡器在長(zhǎng)距離、高速數(shù)據(jù)傳輸中起著至關(guān)重要的作用，保證均衡器的工作穩(wěn)定性對(duì)長(zhǎng)距離傳輸?shù)?a class="innerlink" href="http://theprogrammingfactory.com/tags/可靠性" title="可靠性" target="_blank">可靠性具有重要的意義。

參考文獻(xiàn)

[1] 王立恒.遙測(cè)設(shè)備通用測(cè)試臺(tái)中長(zhǎng)線傳輸模塊的設(shè)計(jì)與實(shí)現(xiàn)[D].太原：中北大學(xué)，2009.

[2] 劉利生，蘇淑靖，張凱琳，等.基于LVDS的遠(yuǎn)程數(shù)據(jù)傳輸系統(tǒng)[J].電視技術(shù)，2011，35(12)：39-42.

[3] 章俊.自適應(yīng)電纜均衡器在高清SDI傳輸設(shè)備中的應(yīng)用[J].電視技術(shù)，2010，34(5)：68-72.

[4] 李勇，常天慶，李坤.電連接器腐蝕失效對(duì)信號(hào)傳輸?shù)挠绊慬J].科技導(dǎo)報(bào)，2012，30(25)：66-67.

[5] 姚永興，焦新泉，馬培嬌.高可靠性遠(yuǎn)程數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)[J].計(jì)算機(jī)測(cè)量與控制，2011，19(8)：1970-1971.

[6] 吳強(qiáng)，李濤.基于FPGA的高速通信系統(tǒng)研究[J].現(xiàn)代電子技術(shù)，2010(13)：58-59.

[7] JOHNSON H.High-speed digital design[M].北京：電子工業(yè)出版社，2010.