央行放水之后，催生出了一大批手握重金的投資機(jī)構(gòu)，而國內(nèi)優(yōu)秀的投資標(biāo)的，特別是高科技領(lǐng)域的標(biāo)的極為稀缺，AI芯片獲得投資易如反掌，一時(shí)間冒出來幾百家AI芯片公司，也給投機(jī)分子可乘之機(jī)。

作為國內(nèi)最優(yōu)秀的AI芯片公司，深鑒科技被以3億美元的價(jià)格賣給FPGA巨頭賽靈思。過去兩年，深鑒科技是國內(nèi)AI芯片領(lǐng)域冉冉升起的一顆明星。這家2016年3月成立的初創(chuàng)公司目前已完成三輪融資，投資方包括金沙江創(chuàng)投、螞蟻金服、三星風(fēng)投、賽靈思、聯(lián)發(fā)科等知名機(jī)構(gòu)和公司。據(jù)媒體報(bào)道，其估值遠(yuǎn)超過10億美金。如今以3億美元賣出，并且據(jù)稱核心團(tuán)隊(duì)要鎖定4年內(nèi)不得離開賽靈思。難道深鑒科技被賤賣？當(dāng)然沒有！這是因?yàn)橹袊嬲齼?yōu)秀的企業(yè)太少，而追逐的資本太多，優(yōu)秀企業(yè)的估值已經(jīng)到了完全沒有理性的地步。如果這些企業(yè)在美國，估值會萎縮數(shù)倍以上。

為什么人工智能ASIC要賠錢？

人工智能算法不大可能用ASIC，因?yàn)锳SIC的開發(fā)周期太長，最少也需要3年才能量產(chǎn)，而人工智能算法迭代速度很快，幾乎是每半年就迭代一次，所謂人工智能ASIC，沒出廠就已經(jīng)過時(shí)。另一個(gè)原因是人工智能芯片需要7納米工藝。

7納米時(shí)代，不是90納米時(shí)代，除非你像谷歌的TPU那樣自產(chǎn)自銷，否則，鐵定長期虧損。根據(jù)Gartner推算，10納米芯片的總設(shè)計(jì)成本約為1.2億美元，7納米芯片則為2.71億美元，較10納米高出兩倍之多！為什么人工智能芯片一定要用7納米？

所謂制程納米，是CMOS FET晶體管閘極的寬度，也就是閘長。閘長可以分為光刻閘長和實(shí)際閘長，光刻閘長則是由光刻技術(shù)所決定的。由于在光刻中光存在衍射現(xiàn)象以及芯片制造中還要經(jīng)歷離子注入、蝕刻、等離子沖洗、熱處理等步驟，因此會導(dǎo)致光刻閘長和實(shí)際閘長不一致的情況。另外，同樣的制程技術(shù)下，實(shí)際閘長也會不一樣，比如雖然三星也推出了 14nm 制程芯片，但其芯片的實(shí)際閘長和 Intel 的 14nm 制程芯片的實(shí)際閘長依然有一定差距。

閘長越短，有兩大好處，一是可以提高晶體管密度，在同樣大小的硅晶圓制造更多的晶體管，需要的運(yùn)算資源越強(qiáng)，對應(yīng)的晶體管數(shù)量就越多。英偉達(dá)的Xavier Tegra處理器號稱是“全球第一個(gè)AI汽車超級芯片”，將采用臺積電16nm FinFET+工藝制造，集成多達(dá)70億個(gè)晶體管，性能方面，Xavier預(yù)計(jì)可以達(dá)到30 DL TOPS，比現(xiàn)在的Drive PX 2平臺提高50％，同時(shí)功耗只有30W。擁有多達(dá)八個(gè)NVIDIA自主設(shè)計(jì)的ARMv8-A 64位CPU核心，GPU則會基于下一代“Volta”(伏特)架構(gòu)，最多512個(gè)流處理器，還有基于硬件的視頻流編碼解碼器，最高支持7680×4320 8K分辨率，以及各種IO輸入輸出能力。

英偉達(dá)還有一片GTX 1080 TI，同樣采用臺積電16nm FinFET+工藝制造，集成多達(dá)120億個(gè)晶體管，硅片面積是471平方毫米。英特爾至強(qiáng)E5 2600 V4，引入了14nm工藝，456平方毫米的核心面積里集成了72億個(gè)晶體管，相比之下上代22nm Haswell-EP Xeon E5-2600 v3只有56.9億個(gè)晶體管，而核心面積達(dá)662平方毫米。英偉達(dá)專為深度學(xué)習(xí)訂做的芯片Tesla P100，則在600平方毫米內(nèi)集成了150個(gè)晶體管，仍然是臺積電的16nm FinFET+工藝制造，單精度浮點(diǎn)運(yùn)算能力達(dá)9.3TFLOPS。高通的驍龍835則是集成了30億個(gè)晶體管。

 另一個(gè)好處是降低功耗。

電流從 Source（源極）流入 Drain（漏級），Gate（閘極）相當(dāng)于閘門，主要負(fù)責(zé)控制兩端源極和漏級的通斷。電流會損耗，而柵極的寬度則決定了電流通過時(shí)的損耗，表現(xiàn)出來就是手機(jī)常見的發(fā)熱和功耗，寬度越窄，功耗越低。

業(yè)內(nèi)公認(rèn)，10納米不是關(guān)鍵，關(guān)鍵是7納米，10納米只是低功耗過渡工藝，性能上與14納米相差無幾，意義不大，7納米才是關(guān)鍵之戰(zhàn)。

ASIC性能與功耗比最好，但開發(fā)周期長，開發(fā)成本最高，靈活性最差，如果出貨量低的話（如果采用7納米工藝，最低也要每年1億的出貨量，才能將芯片單價(jià)降低到100美元以下），要么單價(jià)高到幾千美元，要么廠家毛利率就是負(fù)的。最終結(jié)果都一樣，長期虧損。

無人車領(lǐng)域?qū)⑹茿SIC的噩夢，汽車領(lǐng)域?qū)r(jià)格非常敏感，有些汽車廠家為了省成本，幾元錢的搖窗電機(jī)都要節(jié)約。能用商規(guī)元件就不用工規(guī)，成本也就差幾元。再有就是汽車出貨量低，全球汽車市場每年不過1億輛，遠(yuǎn)不能和手機(jī)與筆記本電腦比。高端車出貨量更低，每年大約1000萬輛，無人車比高端車還要低。即便你市場占有率再高，出貨量也是很低。再有就是生命周期在縮短，以前一個(gè)車型可以有7-8年生命周期，現(xiàn)在競爭激烈，尤其中國市場，三四年不大改款的車就無人問津。雖然相對手機(jī)市場生命周期還算長，但趨勢已經(jīng)很明顯，一款車型的生命周期正在迅速縮短。

臺積電會把你的訂單放到最后一個(gè)

芯片代工領(lǐng)域，臺積電拿下所有的7納米訂單，包括獨(dú)家供應(yīng)蘋果的A12，這也是臺積電首次超越英特爾成為半導(dǎo)體制造工藝最先進(jìn)的廠家，像人工智能這種強(qiáng)調(diào)運(yùn)算能力的數(shù)字類邏輯芯片，先進(jìn)工藝是必須采用的。所以說臺積電也拿下了所有人工智能芯片訂單， 三星毫無能力搶單。

韓國媒體報(bào)導(dǎo)三星的7奈米拿下高通驍龍855手機(jī)芯片訂單，消息應(yīng)為誤傳。高通還是會把90%訂單交給臺積電，只把10%產(chǎn)品轉(zhuǎn)向三星，實(shí)際是為了降低供應(yīng)鏈風(fēng)險(xiǎn)采取的策略。臺積電自然會優(yōu)先照顧蘋果、高通、AMD、英偉達(dá)、華為、聯(lián)發(fā)科這些出貨量上億的大客戶，把小客戶訂單排在最后，這對Mobileye來說也非常不利。

對于臺積電來說，與一個(gè)大客戶合作需要的精力和一個(gè)小客戶合作所需要的精力是一致的，臺積電自然要優(yōu)先照顧大客戶。三星一直是低價(jià)搶單，但目前來看，客戶完全不認(rèn)同，比如華為，原本外界預(yù)估，因?yàn)榕_積電代工費(fèi)用較高，因此麒麟 710 處理器選擇三星的 10 奈米 LPP 制程來生產(chǎn)制造。但是，如今根據(jù)華為官方公布的結(jié)果，麒麟 710 處理器仍舊由臺積電的 12 奈米制程來進(jìn)行代工生產(chǎn)，而非原先傳出的三星 10 奈米制程。顯示之前一直傳三星以較低價(jià)格搶單的情況，并沒有發(fā)生任何功效。最新的 EUV 曝光機(jī)一臺價(jià)格超過 1 億歐元，是 DUV 曝光機(jī)價(jià)格的 2 倍多，且使用 EUV 曝光機(jī)批量生產(chǎn)時(shí)會消耗 150萬瓦電力，遠(yuǎn)超過現(xiàn)有的 DUV 曝光機(jī)。最重要是EUV技術(shù)不夠成熟，且成本略高，而三星欲速則不達(dá)，為了超越臺積電，導(dǎo)入EUV技術(shù)，臺積電仍然是DUV技術(shù)。當(dāng)然，等EUV成熟，臺積電也會用。

為何臺積電總能在先進(jìn)制程上屢戰(zhàn)屢勝呢？首先也是最重要的一點(diǎn)，臺積電從來不會試圖跳躍式發(fā)展，一步一步來，慢不代表錯(cuò)，快不代表對。其次不像其他競爭者，與臺積電無利益沖突的客戶群（蘋果、賽靈思、英偉達(dá)、博通/華高、瑞薩、谷歌、海思、聯(lián)發(fā)科、AMD等）數(shù)量龐大，不斷地追求先進(jìn)制程，投入研發(fā)，改善設(shè)計(jì)規(guī)則，與臺積電共同改善制程良率、降低成本，來加快量產(chǎn)速度。也就是說，臺積電不是一個(gè)人在戰(zhàn)斗，臺積電背后有著全球所有最頂尖的IC設(shè)計(jì)公司在支持。而且臺積電有超過50%產(chǎn)能，已完全折舊、做成熟制程；而且五年折舊的新機(jī)器設(shè)備，約可使用十五年以上，這樣可提供足夠的現(xiàn)金流，來大量投資初期獲利較差的最先進(jìn)制程。

而三星和英特爾因不具足夠晶圓客戶，三星和英特爾盡量將舊制程轉(zhuǎn)換成新制程（機(jī)器設(shè)備多使用三至五年），并利用主流產(chǎn)品（三星的內(nèi)存，英特爾的中央處理器）現(xiàn)金流，來補(bǔ)助晶圓代工的投資；因此三星會出現(xiàn)虧損，英特爾的營業(yè)利潤率和凈利率會遠(yuǎn)遠(yuǎn)落后臺積電。臺積電則使用其優(yōu)異的布線，來微縮芯片尺寸和加快速度，而不是一味追求最小硅間閘和金屬間閘（metal pitch or interconnects），進(jìn)行可能威脅順利量產(chǎn)的微縮。

英特爾也深知晶圓代工這個(gè)領(lǐng)域與臺積電競爭無異于自殺，與臺積電合作是雙贏之路。因此英特爾的FPGA大部分仍然由臺積電代工。

 FPGA已經(jīng)不是FPGA，更接近于ASIC

不是短期盈利無望，而是長期盈利無望，賣身給FPGA廠家肯定是最明智的選擇。在大部分人眼里，F(xiàn)PGA缺乏技術(shù)含量，純粹靠專利建立起護(hù)城河，F(xiàn)PGA只是個(gè)軀殼，算法才是靈魂。是深鑒讓FPGA獲得靈魂。果真如此的話，那估值就不是3億美元。實(shí)際上聲稱有能力做機(jī)器學(xué)習(xí)算法的公司據(jù)說超過3000家，而大規(guī)模生產(chǎn)FPGA的獨(dú)立廠家全球僅Xilinx一家。

算法應(yīng)該說像人的視覺系統(tǒng)，F(xiàn)PGA則是人的大腦和軀殼?，F(xiàn)在的FPGA早已不是當(dāng)年的簡單地把寄存器和LUT整合在一起的白紙了，而是越來越像ASIC，或者說SoC?，F(xiàn)在的FPGA都包含了復(fù)雜的接口資源，收發(fā)器資源，存儲器資源，有些則直接加入了多個(gè)ARM內(nèi)核。單純的FPGA幾乎不存在了。

以深度學(xué)習(xí)、高性能運(yùn)算、圖形科學(xué)領(lǐng)域最常見的Kintex FPGA來看，國內(nèi)百度、騰訊、阿里都采用了KU115做計(jì)算加速。這款FPGA集成了大量資源，包括各種片上存儲器，Xilinx的FPGA中主要有分布式RAM 和 Block RAM 兩種存儲器。用分布式RAM 時(shí)其實(shí)要用到其所在的SliceM，所以要占用其中的邏輯資源；而Block RAM 是單純的存儲資源，但是要一塊一塊的用，不像分布式RAM 想要多少bit都可以。頂級的Virtex系列FPGA更繼承了高達(dá)8GB的HBM高寬帶內(nèi)存。時(shí)鐘方面，有MMCM/PLL。

MMCM(mixed-mode clock manager)：混合模式時(shí)鐘管理器，用于在與給定輸入時(shí)鐘有設(shè)定的相位和頻率關(guān)系的情況下，生成不同的時(shí)鐘信號。PLL(phase-locked loop)：鎖相環(huán)，主要用于頻率綜合，使用一個(gè)PLL可以從一個(gè)輸入時(shí)鐘信號生成多個(gè)時(shí)鐘信號。這些主要用在收發(fā)器領(lǐng)域。

KU115里還包含5520個(gè)DSP，能夠大幅度提高圖像和視頻類任務(wù)的處理速度，這是類似GPU的并行運(yùn)算架構(gòu)，可以說這片F(xiàn)PGA還包含一個(gè)小GPU。這個(gè)DSP可以對應(yīng)乘法累加器、乘加器或單步/n步計(jì)數(shù)器。級聯(lián)多個(gè)DSP48E邏輯片可執(zhí)行復(fù)雜的功能。例如，不使用額外的FPGA架構(gòu)資源的情況下實(shí)現(xiàn)復(fù)雜乘法器或n階FIR濾波器。對某些如FFT運(yùn)算，速度大大提升。Virtex系列頂配有12288個(gè)DSP，性能達(dá)21897GMAC/s。

Xilinx的Soc+FPGA系列產(chǎn)品則完全可以叫SoC了，其不僅包含多個(gè)ARM CPU內(nèi)核，還有針對安全領(lǐng)域的R5內(nèi)核，還有Mali 400這樣的GPU，最夸張的是RFSoC把射頻的ADC/DAC也集成了，還有SD-FEC。

目前集成電路設(shè)計(jì)基本上都是用IP核搭積木的形式。IP核分為行為（Behavior）、結(jié)構(gòu)（Structure）和物理（Physical）三級不同程度的設(shè)計(jì)，對應(yīng)描述功能行為的不同分為三類，即軟核（Soft IP Core）、完成結(jié)構(gòu)描述的固核（Firm IP Core）和基于物理描述并經(jīng)過工藝驗(yàn)證的硬核（Hard IP Core）。軟核就是我們熟悉的RTL代碼；固核就是指網(wǎng)表；而硬核就是指指經(jīng)過驗(yàn)證的設(shè)計(jì)版圖。ARM還是以軟核為主的。

IP軟核（Soft IP Core）：通常是用硬件描述語言（hardware Description Language，HDL）文本形式提交給用戶，它經(jīng)過RTL級設(shè)計(jì)優(yōu)化和功能驗(yàn)證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級設(shè)計(jì)網(wǎng)表，并可以進(jìn)行后續(xù)的結(jié)構(gòu)設(shè)計(jì)，具有很大的靈活性，借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計(jì)成具有不同性能的器件。其主要缺點(diǎn)是缺乏對時(shí)序、面積和功耗的預(yù)見性。而且IP軟核以源代碼的形式提供的，IP知識產(chǎn)權(quán)不易保護(hù)。

IP硬核（Hard IP Core）是基于半導(dǎo)體工藝的物理設(shè)計(jì)，已有固定的拓?fù)洳季趾途唧w工藝，并已經(jīng)過工藝驗(yàn)證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件。由于無需提供寄存器轉(zhuǎn)移級（Register transfer level，RTL）文件，因而更易于實(shí)現(xiàn)IP保護(hù)。其缺點(diǎn)是靈活性和可移植性差。

IP固核（Firm IP Core）的設(shè)計(jì)程度則是介于軟核和硬核之間，除了完成軟核所的設(shè)計(jì)外，還完成了門級電路綜合和時(shí)序仿真等設(shè)計(jì)環(huán)節(jié)。一般以門級電路網(wǎng)表的形式提供給用戶。

 深鑒只是做了最上層的基于PC的應(yīng)用算法，要想讓算法在嵌入式系統(tǒng)中流暢運(yùn)行，還需要大量的工作，而這正是Xilinx做的。這就好像圖像識別算法，基于PC的幾百家都不止，但要一直到車內(nèi)的ARM系統(tǒng)上，表現(xiàn)會大大折扣，完全不具備實(shí)時(shí)性，也就無法應(yīng)用。

上圖是一個(gè)典型的行人識別算法HOG+SVM所需要時(shí)間的對比，硬核只需要79.3毫秒，軟核需要3983毫秒，所以純軟核的設(shè)計(jì)要么用極簡單的算法，要么用英偉達(dá)貴到飛起的芯片，即便如此，也不能和硬核比。所以單純的算法公司，特別是復(fù)雜視覺處理算法公司如果不能將算法用芯片來承載，那就不可能成功。當(dāng)然，融資還是能成功的，畢竟還有很多投資者不是真正懂技術(shù)。