《電子技術應用》
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一種應用于LDO的寬范圍穩(wěn)壓電路
2019年電子技術應用第3期
周志興1，2，來強濤1，郭桂良1，姜 宇1，郭江飛1，王成龍3
1.中國科學院微電子研究所，北京100029； 2.中國科學院大學 電子學院，北京100049；3.中國科學院大學 微電子學院，北京100029
摘要： 在LDO的設計中，為了提高輸入電源電壓上限，一般采用大尺寸的晶體管，但這樣會增加電路的面積。為了解決這個問題，采用改進的威爾遜電流鏡結(jié)構設計了一種寬范圍穩(wěn)壓電路，為LDO各個子模塊提供電源和偏置。仿真結(jié)果表明，穩(wěn)壓電路可以將3.5 V～6 V外部供電電源電壓轉(zhuǎn)換為1.8 V內(nèi)部電壓，使得LDO核心電路在高輸入電源電壓下依然可以使用0.18 μm的MOS管，降低了芯片面積，并且可以給LDO模擬模塊的設計帶來便利。
中圖分類號： TN432
文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.182001
中文引用格式： 周志興，來強濤，郭桂良，等. 一種應用于LDO的寬范圍穩(wěn)壓電路[J].電子技術應用，2019，45(3)：28-31.
英文引用格式： Zhou Zhixing，Lai Qiangtao，Guo Guiliang，et al. A wide range voltage stabilizing circuit for LDO regulator[J]. Application of Electronic Technique，2019，45(3)：28-31.
A wide range voltage stabilizing circuit for LDO regulator
Zhou Zhixing1，2，Lai Qiangtao1，Guo Guiliang1，Jiang Yu1，Guo Jiangfei1，Wang Chenglong3
1.Institute of Microelectronics，Chinese Academy of Sciences，Beijing 100029，China； 2.School of Electronics，University of Chinese Academy of Sciences，Beijing 100049，China； 3.School of Microelectronics，University of Chinese Academy of Sciences，Beijing 100029，China
Abstract： Large size and thick oxide transistors are usually used in the design of Low Dropout Linear Regulator(LDO) in order to increase the upper limited voltage of input supply voltage，but this will increase the area of the circuit. In order to solve this problem, this paper proposed a wide range voltage stabilizing circuit based on an improved Wilson current mirror structure, which provides power and bias for LDO. The simulation results show that the external supply voltage range from 3.5 V to 6 V can be converted to 1.8 V supply voltage, so that the LDO core circuit can still use 0.18 μm MOS transistors under the high input supply voltage, which can reduce the chip area. And it can bring convenience to the design of LDO analog module.
Key words : LDO；linear regulator；wide range voltage stabilizing circuit

0 引言

    在以往的LDO設計中[1-3]，運放的偏置電路通常采用威爾遜(Wilson)電流鏡或者共源共柵電流鏡的結(jié)構，運放的電源直接由外部輸入電源來提供，如圖1所示。

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    圖1所示的運放偏置是在Wilson電流鏡的基礎上，利用了自舉偏置技術提供一個對電源不敏感的電流，如圖1虛線框電路所示。

    自偏置電流鏡的輸出電流可用式(1)來確定：

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    自偏置Wilson電流鏡的PSR可用小信號模型求解[4]，可表示為：

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    一般情況下，輸出電流的PSR可以達到160 dB以上，所以Ib基本不隨電源電壓而變化。但是這種電路的缺點是采用外部輸入電源作為運放的供電電源。為了獲得更高的性能、更低的功耗，在摩爾定律的驅(qū)動下，晶體管的特征逐漸減小。當晶體管尺寸為0.18 μm時，VGS、VGD、VSB、VDB等能承受的電壓分別只有1.8 V。然而在混合信號系統(tǒng)中，為了滿足不同模塊的正常工作，電源電壓不能太低，因為一些模擬模塊可能需要較大的電源電壓，比如傳感器前端信號處理電路。因此電路設計者在設計LDO以及DC-DC穩(wěn)壓器中的運放時需要在高輸入電源電壓和晶體管尺寸之間做出權衡。為了解決這個矛盾，本文設計一個穩(wěn)壓電路，將外部電源電壓轉(zhuǎn)換為一個穩(wěn)定在1.8 V左右的電源作為LDO核心模塊的電源，使得LDO核心電路可以使用0.18 μm的小尺寸MOS管，顯著降低芯片面積。該電路利用改進的Wilson自偏置電路以及電流負反饋技術來實現(xiàn)，如圖2所示。

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    本文設計的穩(wěn)壓電路可以將3.5～6 V的外部輸入的高電源電壓轉(zhuǎn)換為1.8 V左右的電源電壓。這個穩(wěn)壓電路給LDO核心電路模塊的設計帶來了一定的便利。比如在設計LDO中的誤差放大器或帶隙基準的運放時，由于該穩(wěn)壓電路給運放提供的電源和偏置基本不受外部電源變化的影響，運放只需要在電源電壓為1.8 V時滿足設計指標就可以，同時可以降低對運放電源抑制比的要求。

1 穩(wěn)壓電路的工作原理

    本文提出的穩(wěn)壓電路可用圖3所示的電路來簡化分析，其中Ib由改進的Wilson自偏置電流鏡產(chǎn)生。Ifb是通過電流負反饋來產(chǎn)生一個穩(wěn)定的電流。

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    改進的Wilson自偏置電流鏡的電路圖如圖2中虛線方框中的電路所示。其輸出電流Ib的求解與Wilson自偏置電流鏡輸出電流的求解相同，即用式(1)來表示。但是由于改進的Wilson電流鏡采用了嵌套結(jié)構，改進后的Wilson電流鏡的輸出電流PSR是傳統(tǒng)Wilson電流鏡的gmro倍?？梢哉J為改進的Wilson電流鏡的電流基本不隨電源電壓變化。Wilson的輸出電流一般作為運放等電路的偏置電路。由于圖1中的電源電壓為外部高電源電壓，其偏置電壓為M3的柵極電壓VG3，這個電壓會比較高。改進的Wilson電流鏡通過Wilson電流鏡的嵌套，其偏置電壓為M5的柵極電壓VG5，VG5比VG3小一個VGS+Vdsat。

    圖3中的Ifb是通過電流負反饋來保證它基本不會隨輸出負載而變化。當負載電流ILoad變大時，流過M1和M2的總電流將減少，則反饋電流Ifb將變小，由于Ib基本不變，則流過M3的電流將變大，通過鏡像電流鏡M3、M4的作用，流過M4的電流也將變大，用來補償反饋電流Ifb的變化。當負載電流ILoad變小時，其原理相同。Ifb的這個特性使得輸出的VDDL基本不會隨負載而變化，這個VDDL為LDO的核心模塊提供一個穩(wěn)定的電壓源。M1、M2的寬長比之比決定了除了負載外有多少電流用于反饋，M2主要用于泄放多余的電流。假設M4、M3的寬長比之比為k1，M1、M2的寬長比之比為k2。那么Ifb可表示為：

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    在寬長比以及Ifb確定的情況下，VDDL與Vb成線性關系，可以通過調(diào)節(jié)Vb得到所需要的電源電壓值，但Vb不能太大也不能太小，太小時M1將處于線性區(qū)，當Vb太大時，由式（6）可知，VDDL變得很大，違背了降壓的初衷。在本設計中，Vb可選擇的范圍為0.8～1.5 V，當選擇0.8 V時，VDDL=1.8 V。

2 穩(wěn)壓電路的仿真結(jié)果分析

    該穩(wěn)壓電路采用X-FAB 0.18 μm CMOS工藝，工藝庫有兩種不同特征尺寸的晶體管分別為0.18 μm與0.35 μm。本文中的穩(wěn)壓電路采用特征尺寸為0.35 μm的晶體管，晶體管的柵源、柵漏能承受3.6 V以下的電壓。

    當負載電流ILoad從0 μA逐漸增加到20 μA時，反饋電流Ifb減小。但Ifb基本不隨輸入電源電壓VDDH變化，如圖4所示。

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    由式(4)可知，反饋電流Ifb的變化是負載電流ILoad變化的1/k1。并且，由式(6)可知，Ifb對VDDL影響要經(jīng)過開方處理，所以VDDL基本不受負載電流ILoad的影響，如圖5所示。在電源電壓大于3.5 V時，當負載電流ILoad從0 μA逐漸增加到20 μA時，VDDL重合在一起，說明VDDL不隨負載電流ILoad變化；同時VDDL在1.8 V左右，說明VDDL不隨電源電壓VDDH而變化。這個電壓可作為LDO或DC-DC穩(wěn)壓器中運放的電源電壓，也可以作為數(shù)字電路的電源來使用。

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    該電路的線性調(diào)整率如圖6所示，當VDDH從4 V跳到5 V時，輸出電壓VDDL從1.798 5 V跳到1.8 V，線性調(diào)整率為1.5 mV/V，跳變電壓為2 mV。穩(wěn)壓電路的負載電流為LDO中誤差放大器和Bandgap中放大器消耗的電流。正常工作時，負載電流基本不變。所以該穩(wěn)壓電路對負載調(diào)整率要求不是很嚴格。

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    為了讓VDDL的電壓值能夠適應多種應用場合，可以通過調(diào)節(jié)Vb來實現(xiàn)這一功能，根據(jù)式(6)可知，VDDL隨Vb線性變化，其仿真結(jié)果如圖7所示，當Vb從0.8 V逐漸增加到1.5 V時，VDDL從1.8 V變化到2.5 V。而且可以看出，當輸入電源電壓大于3.5 V時，VDDL不隨VDDH而變化。

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3 結(jié)論

    本文設計了一種寬范圍的穩(wěn)壓電路，可以將3.5 V～6 V外部輸入的電源電壓轉(zhuǎn)換為1.8 V的電源電壓。該穩(wěn)壓電路作為電源和偏置電路應用于LDO或DC-DC時，LDO或DC-DC的核心電路可以采用小尺寸的晶體管，從而減少芯片面積，并且可以給模擬模塊的設計帶來一定便利。

參考文獻

[1] 孫毛毛，馮全源.LDO線性穩(wěn)壓器中高性能誤差放大器的設計[J].微電子學，2018，38(6)：843-846.

[2] 趙雙，劉云濤.一種低壓差CMOS線性穩(wěn)壓器的設[J].微電子學，2017，47(1)：82-86.

[3] 萬輝，劉聚川.一種新穎的LDO線性穩(wěn)壓器[J].微電子學，2013，43(3)：359-368.

[4] Allen.CMOS集成電路設計[M].西安：西安交通大學出版社，2002.

[5] 拉扎維·畢查得.模擬CMOS集成電路設計[M].北京：電子工業(yè)出版社，2002.



作者信息:

周志興1，2，來強濤1，郭桂良1，姜  宇1，郭江飛1，王成龍3

（1.中國科學院微電子研究所，北京100029；

2.中國科學院大學 電子學院，北京100049；3.中國科學院大學 微電子學院，北京100029）

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