文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.190572
中文引用格式： 鄭百衡，朱慧惠，劉盛利，等. 新型多通道通用信號(hào)處理平臺(tái)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2019，45(10)：109-111.
英文引用格式： Zheng Baiheng，Zhu Huihui，Liu Shengli，et al. Design of a novel multi-channel general signal processing platform[J]. Application of Electronic Technique，2019，45(10)：109-111.
0 引言
傳統(tǒng)的6U三通道通用信號(hào)處理平臺(tái)由通用信號(hào)處理模塊和激勵(lì)接收模塊組成。通用信號(hào)處理模塊一般采用3個(gè)獨(dú)立的通道，每通道為DSP+FPGA的結(jié)構(gòu)。激勵(lì)接收模塊一般按頻段劃分為多個(gè)種類。隨著航電系統(tǒng)綜合化和軟件無(wú)線電理論的發(fā)展，對(duì)高速采樣、信號(hào)處理、軟件重構(gòu)能力和小型化的要求越來(lái)越高。需要設(shè)計(jì)出一種集成度更高、重構(gòu)方式更靈活、采樣速率可動(dòng)態(tài)配置的新型通用信號(hào)處理平臺(tái)。
本文方案在傳統(tǒng)的6U三通道通用信號(hào)處理模塊基礎(chǔ)上，通過(guò)采用FPGA分區(qū)加載技術(shù)，將FPGA數(shù)量由三片減少到一片，減少PCB布板面積并降低了系統(tǒng)功耗，從而使激勵(lì)接收模塊的采樣功能集成到通用信號(hào)處理模塊上。
1 硬件架構(gòu)
新型多通道通用信號(hào)處理平臺(tái)主要包括高速AD芯片、Xilinx最新UltraScale系列FPGA和TI的多核DSP，原理框圖如圖1所示。其中FPGA和高速ADC之間數(shù)據(jù)傳輸采用JESD204B接口總線。
新型多通道通用信號(hào)處理平臺(tái)與傳統(tǒng)通用信號(hào)處理平臺(tái)的差別如圖2所示。采用大容量FPGA和分區(qū)加載技術(shù)，將傳統(tǒng)實(shí)現(xiàn)中三個(gè)FPGA中的功能放在一個(gè)大容量FPGA的3個(gè)靜態(tài)區(qū)中。通過(guò)局部重構(gòu)多種功能的方法簡(jiǎn)化了波形重構(gòu)設(shè)計(jì)，滿足多通道波形獨(dú)立并發(fā)運(yùn)行的需求，并且便于后期功能擴(kuò)展。
1.1 數(shù)據(jù)處理單元
數(shù)據(jù)處理單元主要包括一個(gè)Xilinx公司的Kintex ultrascale系列FPGA處理單元和3個(gè)DSP處理單元。ADC采集數(shù)據(jù)通過(guò)JESD204B接口傳輸?shù)紽PGA進(jìn)行數(shù)據(jù)預(yù)處理，實(shí)現(xiàn)實(shí)時(shí)數(shù)字信號(hào)處理。FPGA預(yù)處理后的數(shù)據(jù)通過(guò)EMIF總線傳輸給DSP實(shí)現(xiàn)信號(hào)識(shí)別、解調(diào)和解碼等功能。
1.2 ADC采集單元
ADC采集單元采用采樣率為1 GS/s、JESD204B接口的ADC轉(zhuǎn)換器。選用抖動(dòng)小的時(shí)鐘源，差分信號(hào)采樣時(shí)鐘，采用專用的低相位噪聲時(shí)鐘分配器，時(shí)鐘抖動(dòng)可小于1 ps。外部輸入的模擬信號(hào)由ADC轉(zhuǎn)換為數(shù)字信號(hào)，然后通過(guò)JESD204B接口傳輸給FPGA。
1.3 管理單元
管理單元采用CPLD實(shí)現(xiàn)程序加載、在線更新、電源控制以及溫度、電壓采集等板卡健康狀態(tài)的管理。
2 運(yùn)行流程
2.1 初始化流程
新型多通道通用信號(hào)處理平臺(tái)初始化流程見圖3，主要完成模塊加電、芯片初始化、版本選擇控制和加電自檢等功能，為平臺(tái)正常運(yùn)行做準(zhǔn)備。
2.2 FPGA動(dòng)態(tài)加載、在線更新功能
FPGA動(dòng)態(tài)加載、在線更新電路如圖4所示，不同功能軟件版本存放在FPGA的Flash中，其中包括一個(gè)用于在線更新的基礎(chǔ)版本。上電時(shí)按照系統(tǒng)規(guī)劃加載默認(rèn)版本。
DSP接收到主機(jī)FPGA動(dòng)態(tài)加載指令后，通過(guò)CPLD切換FPGA的Flash高位地址選擇相應(yīng)版本加載到FPGA中，并通過(guò)DONE信號(hào)檢測(cè)加載完成情況。
DSP接收到主機(jī)FPGA在線更新指令后，通過(guò)CPLD控制FPGA加載基礎(chǔ)版本，并接收更新的程序文件寫入FPGA的Flash相應(yīng)地址。寫入完畢后若校驗(yàn)成功，則完成在線更新流程，否則上報(bào)在線更新異常狀態(tài)。
2.3 DSP動(dòng)態(tài)加載、在線更新功能
DSP動(dòng)態(tài)加載、在線更新電路如圖5所示，不同功能軟件版本按照規(guī)劃存放在DSP的Flash中，其中也包括一個(gè)基礎(chǔ)版本。上電時(shí)按照系統(tǒng)規(guī)劃加載默認(rèn)版本。
DSP接收到主機(jī)DSP動(dòng)態(tài)加載指令后，通過(guò)CPLD切換DSP的Flash高位地址選擇相應(yīng)版本加載到DSP的RAM中，然后復(fù)位DSP運(yùn)行程序。
DSP接收到主機(jī)DSP在線更新指令后，通過(guò)CPLD控制加載DSP基礎(chǔ)版本，DSP基礎(chǔ)版本接收更新的程序文件寫入DSP的Flash相應(yīng)地址。寫入完畢后若校驗(yàn)成功，則完成DSP在線更新流程，否則上報(bào)在線更新異常狀態(tài)。
2.4 采樣速率動(dòng)態(tài)配置功能
采樣速率動(dòng)態(tài)配置電路如圖6所示。上電AD配置默認(rèn)速率，DSP接收到AD速率指令后，通知CPLD中的microBlaze配置時(shí)鐘分配電路產(chǎn)生規(guī)定的采樣時(shí)鐘，并對(duì)AD進(jìn)行相應(yīng)的設(shè)置。
DSP接收到主機(jī)DSP動(dòng)態(tài)加載指令后，通過(guò)CPLD切換DSP的Flash高位地址選擇相應(yīng)版本加載到DSP的RAM中，然后復(fù)位DSP運(yùn)行程序。
3 結(jié)論
新型多通道通用信號(hào)處理平臺(tái)由傳統(tǒng)的通道資源獨(dú)立架構(gòu)演變?yōu)橥ǖ蕾Y源共享架構(gòu)，并且集成了數(shù)據(jù)采集和信號(hào)處理功能，實(shí)現(xiàn)了小型化設(shè)計(jì)。該方案滿足對(duì)體積、功耗和重量要求嚴(yán)苛的應(yīng)用平臺(tái)需求，已成功應(yīng)用于多個(gè)工程項(xiàng)目，可廣泛應(yīng)用于航空、航天、通信、雷達(dá)等領(lǐng)域。
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作者信息：
鄭百衡1，朱慧惠2，劉盛利1，趙 衡1
（1.中國(guó)西南電子技術(shù)研究所，四川 成都610036；2.航空工業(yè)西飛設(shè)計(jì)院，陜西 西安710089）