0 引言

    隨著高速通信系統(tǒng)的發(fā)展和傳輸速率的不斷提高，為了能夠滿(mǎn)足復(fù)雜通信系統(tǒng)的要求，鎖相環(huán)在振蕩頻率、相位噪聲、輸出功耗、輸出頻率范圍等性能指標(biāo)上作出更高的提升^[1-4]。壓控振蕩器作為鎖相環(huán)中產(chǎn)生時(shí)鐘的核心模塊，其相位噪聲和頻帶范圍等性能將直接影響到通信系統(tǒng)中傳輸時(shí)鐘的信號(hào)質(zhì)量^[5-6]。

    由于LCVCO具有比環(huán)形振蕩器更易實(shí)現(xiàn)更高的振蕩頻率和更低的相位噪聲，因此在高速信號(hào)傳輸系統(tǒng)中被廣泛應(yīng)用。但是采用傳統(tǒng)的LCVCO電路結(jié)構(gòu)頻率范圍窄，在寬頻帶范圍應(yīng)用時(shí)需要VCO增益較大，導(dǎo)致相位噪聲較大^[7-10]。因此，為了滿(mǎn)足多協(xié)議的不同傳輸頻率要求，本文權(quán)衡低相位噪聲、低功耗、更高輸出頻率和更寬頻率范圍性能指標(biāo)之間的矛盾，通過(guò)對(duì)電容和電感的優(yōu)化對(duì)輸出時(shí)鐘頻率進(jìn)行劃分。電路用頻帶選通信號(hào)控制調(diào)諧電容陣列，改變諧振電容的大小，實(shí)現(xiàn)頻帶可調(diào)。在保證較低的相位噪聲的情況下覆蓋所有的頻點(diǎn)，同時(shí)在頻帶內(nèi)設(shè)計(jì)最優(yōu)的VCO增益，從而減小相位噪聲。

1 電路設(shè)計(jì)

    本文采用基于電荷泵的鎖相環(huán)電路結(jié)構(gòu)，如圖1所示，主要包括鑒頻鑒相器(PFD)、電荷泵(CP)、環(huán)路濾波器(LPF)、壓控振蕩器(VCO)、線性穩(wěn)壓器(LDO)、分頻器和sigma-delta調(diào)制器(DSM)，其中VCO是時(shí)鐘產(chǎn)生的核心模塊，通過(guò)調(diào)整分頻比使鎖相環(huán)輸出頻率鎖定在6.5 GHz～11 GHz，并將輸出的高性能時(shí)鐘信號(hào)通過(guò)四分頻電路為發(fā)送模塊、接收模塊、自適應(yīng)均衡以及其他需要時(shí)鐘信號(hào)的模塊提供精準(zhǔn)的低抖動(dòng)時(shí)鐘。

    由于VCO對(duì)噪聲非常敏感，是鎖相環(huán)隨機(jī)抖動(dòng)的主要來(lái)源，其輸出信號(hào)的頻譜純度和噪聲水平直接影響整個(gè)系統(tǒng)的性能。因此在鎖相環(huán)設(shè)計(jì)中對(duì)VCO電源單獨(dú)供電，減少其他模塊通過(guò)電源耦合進(jìn)來(lái)的噪聲。采用LDO模塊抑制來(lái)自電源(地)的噪聲，電路通過(guò)與基準(zhǔn)電壓V_ref比較，產(chǎn)生穩(wěn)定的輸出電壓作為VCO模塊的電源電壓，其電路結(jié)構(gòu)如圖2所示。

    本設(shè)計(jì)采用一種交叉耦合全差分振蕩器電路，LCVCO使用電感電容諧振，使用MOS交叉耦合差分對(duì)實(shí)現(xiàn)負(fù)阻、補(bǔ)償電感和電容的寄生。整個(gè)諧振回路的電容由三個(gè)部分組成：粗調(diào)諧電容、精細(xì)調(diào)諧電容及寄生電容。粗調(diào)諧部分實(shí)現(xiàn)子波段的劃分，精細(xì)調(diào)諧電路由可以連續(xù)變化的AMOS可變電容構(gòu)成，而寄生電容則來(lái)源于諧振腔中的各種非理想效應(yīng)，如電感的寄生電容、MOS管的寄生電容、互連線電容等，其電路結(jié)構(gòu)框圖如圖3所示。

    為了滿(mǎn)足多種協(xié)議要求，輸出時(shí)鐘頻率覆蓋6.5 GHz～11 GHz，采用6位頻帶選通信號(hào)bgsw<5:0>控制電容陣列，通過(guò)接入不同的電容值，改變輸出頻率，實(shí)現(xiàn)頻帶的劃分。結(jié)合整個(gè)鎖相環(huán)環(huán)路設(shè)計(jì)考慮，VCO的控制電壓V_cntrl需盡量保持在0.5 V_dd附近范圍才能夠使電荷泵取得較好的線性度，電流失配較小，輸出時(shí)鐘抖動(dòng)減小，降低鎖相環(huán)的噪聲。另外，VCO頻帶設(shè)計(jì)時(shí)需要使兩個(gè)相鄰的頻帶輸出頻率具有50%頻帶交疊，以確保所有頻點(diǎn)能夠被完全覆蓋。在鎖相環(huán)電路開(kāi)環(huán)時(shí)，令V_cntrl=0.5 V_dd，改變6位頻帶選通信號(hào)bgsw<5:0>使輸出頻率達(dá)到鎖定目標(biāo)頻率，此時(shí)bgsw<5:0>為確定的頻帶信號(hào)。將鎖相環(huán)閉環(huán)，設(shè)置選定的bgsw<5:0>，則鎖相環(huán)可鎖定在目標(biāo)頻率，且V_cntrl保持在0.5 V_dd左右。另外，電路尾電流可調(diào)，通過(guò)電流控制字bit<2:0>改變VCO增益，實(shí)現(xiàn)輸出頻率微調(diào)，默認(rèn)電流為bit<2:0>=100。

2 仿真驗(yàn)證及物理實(shí)現(xiàn)

    芯片采用40 nm CMOS工藝實(shí)現(xiàn)，版圖設(shè)計(jì)采用全定制方法，結(jié)合電路的全差分結(jié)構(gòu)進(jìn)行對(duì)稱(chēng)布局走線，保證差分輸出匹配性，對(duì)噪聲敏感的LC模塊加保護(hù)環(huán)，并盡量減少其敏感走線的寄生參數(shù)，降低電源地的噪聲。LCVCO電路版圖實(shí)現(xiàn)如圖4所示。

    結(jié)合整個(gè)鎖相環(huán)環(huán)路設(shè)計(jì)考慮，為了減小環(huán)路噪聲，在鎖相環(huán)電路中設(shè)定目標(biāo)頻率鎖定時(shí)所對(duì)應(yīng)的控制電壓在0.5 V_dd附近。通過(guò)掃描6位頻帶控制字bgsw<5:0>，得到64個(gè)頻帶且每個(gè)頻帶在V_cntrl=0.5 V_dd時(shí)的輸出時(shí)鐘頻率如圖5所示，從結(jié)果可以看出輸出頻率范圍為6.5 GHz～11 GHz，輸出頻率連續(xù)變化，且存在較小的重合，能夠確保輸出頻率完全被覆蓋。

    由于本電路所設(shè)計(jì)的頻帶共64個(gè)，為了直觀地觀察到各頻帶控制字由全0切換到全1時(shí)輸出頻率的連續(xù)性，掃描8個(gè)切換頻帶的控制字及控制電壓V_cntrl，得到最終輸出頻率如表1所示，從表中可得頻帶在切換過(guò)程中輸出頻率連續(xù)變化且具有重合的頻點(diǎn)，在測(cè)試頻點(diǎn)下相位噪聲不超過(guò)103.72 dBc@1 MHz。

    圖6是8個(gè)頻帶的輸出頻率隨著V_cntrl線性變化的曲線，相鄰頻帶有重合，并且通過(guò)電路中引入不同的電容值使VCO保持確定的增益，約為232 MHz/V；圖7是各頻帶在1 MHz對(duì)應(yīng)的相位噪聲值，相位噪聲不超過(guò)104.9 dBc@1 MHz。

3 結(jié)論

    為了滿(mǎn)足多協(xié)議的不同傳輸頻率要求，本文權(quán)衡低相位噪聲、低功耗、更高輸出頻率和更寬頻率范圍性能指標(biāo)之間的矛盾，設(shè)計(jì)了一種針對(duì)6.5 GHz～11 GHz寬頻帶低噪聲的LCVCO電路，通過(guò)頻帶選通信號(hào)對(duì)電容陣列進(jìn)行粗調(diào)諧和細(xì)調(diào)諧，改變諧振電容的大小，對(duì)輸出時(shí)鐘頻率進(jìn)行劃分和調(diào)節(jié)，最終實(shí)現(xiàn)64個(gè)頻帶，同時(shí)在頻帶內(nèi)設(shè)計(jì)最優(yōu)的VCO增益，在滿(mǎn)足輸出時(shí)鐘頻率要求的情況下VCO增益盡可能小，減小相位噪聲，滿(mǎn)足多協(xié)議的不同傳輸頻率要求。芯片采用40 nm CMOS工藝實(shí)現(xiàn)，仿真結(jié)果表明時(shí)鐘輸出頻率覆蓋6.5 GHz～11 GHz，相位噪聲不超過(guò)104.9 dBc@1 MHz。

參考文獻(xiàn)

[1] BERNY A D，NIKNEJAD A M，MEYER R G.A 1.8-GHz LCVCO with 1.3-GHz tuning range and digital amplitude calibration[J].IEEE Journal of Solid-State Circuits，2005，40(4)：909-917.

[2] KWOK K，LONG J R.A 23-to-29 GHz transconductor-tuned VCO MMIC in 0.13 μm CMOS[J].IEEE Journal of Solid-State Circuits，2007，42(12)：2878-2886.

[3] Li Zhenbiao，KENNETH K. O.A low-phase-noise and low-power multiband CMOS voltage-controlled oscillator[J].IEEE Journal of Solid-State Circuits，2005，40(6)：1296-1302.

[4] DENG W，OKADA K，MATSUZAWA A.Class-C VCO with amplitude feedbackloop for robust start-up and enhanced oscillation swing[J].IEEE Journal of Solid-State Circuits，2013，48(2)：429-440.

[5] MAZZANTI A，ANDREANI P.Class-C harmonic CMOS VCOs，with a general result on phase noise[J].IEEE Journal of Solid-State Circuits，2008，43(12)：2716-2729.

[6] MAZZANTI A，ANDREANI P.A push-pull Class-C CMOS VCO[J].IEEE Journal of Solid-State Circuits，2013，48(3)：724-732.

[7] FONG N H W，PLOVCHART J O，ZAMDMER N.Design of wide-band CMOS VCO for multiband wireless LAN applications[J].IEEE Journal of Solid-State Circuits，2007，42(9)：1942-1952.

[8] 田密，韓婷婷，王志功.恒定壓控增益的寬帶CMOS LC VCO的設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(1)：39-42.

[9] VANANEN P，METSANVIRTA P，TCHAMOV N T.A 4.3-GHz VCO with 2-GHz tuning range and low phase noise[J].IEEE Journal of Solid-State Circuits，2001，36(1)：142-146.

[10] CHO Y H，TSAI M D，CHANG Y T，et al.A wide-band low noise quadrature CMOS VCO[J].2005 IEEE Asian Solid State Circuits Conference，2005：325-328.

作者信息:

劉  穎1，田  澤1，2，邵  剛1，2，呂俊盛1，2，胡曙凡1，李  嘉1

(1.航空工業(yè)西安航空計(jì)算技術(shù)研究所，陜西 西安710068；

2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安710068)