《電子技術(shù)應(yīng)用》
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ANT系列分組密碼算法的FPGA高速實(shí)現(xiàn)
2021年電子技術(shù)應(yīng)用第4期
王建新，劉芮安，肖超恩，張 磊
北京電子科技學(xué)院 電子與通信工程系，北京100070
摘要： ANT系列分組密碼算法是一種輕量級密碼算法，針對ANT-128/128算法，使用Verilog HDL分別對密鑰擴(kuò)展模塊、加密模塊在Quartus II 15.0中進(jìn)行工程實(shí)現(xiàn)，并采用46級全流水線結(jié)構(gòu)進(jìn)行高速優(yōu)化。在Cyclone V系列5CGXFC7D6F31C7ES芯片中綜合結(jié)果表明，工程實(shí)現(xiàn)結(jié)果與標(biāo)準(zhǔn)向量值一致，兩模塊邏輯利用率分別僅占總資源的3%及7%，且基于流水線優(yōu)化后的加解密模塊工作頻率最高可達(dá)339 MHz，數(shù)據(jù)吞吐率最高可達(dá)43 Gb/s，能夠滿足大部分高速加密系統(tǒng)的需求。
中圖分類號： TP309.7
文獻(xiàn)標(biāo)識碼： A
DOI：10.16157/j.issn.0258-7998.200931
中文引用格式： 王建新，劉芮安，肖超恩，等. ANT系列分組密碼算法的FPGA高速實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2021，47(4)：132-136，144.
英文引用格式： Wang Jianxin，Liu Ruian，Xiao Chaoen，et al. High-speed implementation of ANT series block cipher algorithm on FPGA[J]. Application of Electronic Technique，2021，47(4)：132-136，144.
High-speed implementation of ANT series block cipher algorithm on FPGA
Wang Jianxin，Liu Ruian，Xiao Chaoen，Zhang Lei
Department of Electronic，Beijing Electronics Science and Technology Institute，Beijing 100070，China
Abstract： ANT series block cipher algorithm is suitable for lightweight implementation and convenient for side channel protection. For ANT-128/128 algorithm, Verilog HDL is used to implement the key expansion module and encryption module in Quartus II 15.0, and a 46-level pipeline structure is adopted for high-speed optimization. Further, the pipeline structure was used for high-speed optimization. The comprehensive results in chip 5CGXFC7D6F31C7ES of Cyclone V show that the implementation results are consistent with the standard vector value. The logic utilization ratio of the two modules only accounts for 3% and 7% of the total resources respectively. The working frequency of the encryption and decryption module based on pipeline structure can reach up to 339 MHz and the data throughput rate can reach up to 43 Gbps.
Key words : ANT；block cipher；Verilog HDL；pipeline structure

0 引言

    隨著信息技術(shù)的發(fā)展，信息安全問題日益受到重視。在網(wǎng)絡(luò)空間安全維護(hù)、發(fā)展的進(jìn)程中，密碼技術(shù)在公鑰基礎(chǔ)設(shè)施、GSM鑒權(quán)、電子信封及區(qū)塊鏈等[1]領(lǐng)域中起到了關(guān)鍵作用。分組密碼算法是保障信息機(jī)密性和完整性的重要技術(shù)手段[2]，在智能終端、無線傳感網(wǎng)絡(luò)等領(lǐng)域廣泛應(yīng)用[3]。目前，所使用的分組密碼多為國外設(shè)計(jì)，且傳統(tǒng)分組密碼如AES[4]等在資源有限的情況下并不適用。我國自主設(shè)計(jì)的商用分組密碼算法以SM4算法為主。

    近年來，提升科技創(chuàng)新的保障效應(yīng)和網(wǎng)絡(luò)安全的動(dòng)力機(jī)能[5]成為網(wǎng)絡(luò)空間治理的重要目標(biāo)。為推動(dòng)密碼算法技術(shù)進(jìn)步，中國密碼學(xué)會(huì)舉辦了全國密碼算法設(shè)計(jì)競賽。ANT系列分組密碼算法由山東大學(xué)網(wǎng)絡(luò)空間安全學(xué)院王美琴[6]等提交，經(jīng)公開評議、檢測評估和專家評選已入選競賽第二輪名單。

    近年來，輕量級密碼算法逐漸成為研究熱點(diǎn)[7]，如HIGHT[8]、PRESENT[9]、PICCOLO[10]、LED[11]、LBlock[12]和Zorro[13]等。作為一款國產(chǎn)輕量級密碼算法，ANT系列分組密碼算法具有抗側(cè)信道攻擊、適合bit-slice多路并行實(shí)現(xiàn)等優(yōu)勢[6]，具有一定的研究價(jià)值及應(yīng)用前景。

    為了適應(yīng)第五代移動(dòng)通信、物聯(lián)網(wǎng)等高新技術(shù)對密碼算法高速實(shí)現(xiàn)的需求[14]，本文采用流水線結(jié)構(gòu)，對ANT算法進(jìn)行高速、高數(shù)據(jù)吞吐率的硬件設(shè)計(jì)實(shí)現(xiàn)。




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作者信息：

王建新，劉芮安，肖超恩，張  磊

(北京電子科技學(xué)院 電子與通信工程系，北京100070)

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