近日，一個(gè)由來(lái)自 10 個(gè)歐洲國(guó)家的 28 個(gè)合作伙伴組成的，旨在幫助歐盟在 HPC 芯片技術(shù)和 HPC 基礎(chǔ)設(shè)施方面實(shí)現(xiàn)獨(dú)立的項(xiàng)目EPI（The European Processor Initiative）宣布 ，已成功發(fā)布其基于RISC-V架構(gòu)的EPAC1.0 測(cè)試芯片。
EPI 活動(dòng)的一個(gè)關(guān)鍵部分是開(kāi)發(fā)和演示基于 RISC-V 指令集架構(gòu)的完全由歐洲開(kāi)發(fā)的處理器 IP，提供名為 EPAC（歐洲處理器加速器）的高能效和高吞吐量加速器內(nèi)核。使用 RISC-V 指令集架構(gòu)將允許在硬件架構(gòu)和軟件級(jí)別利用開(kāi)源資源，并確保獨(dú)立于非歐洲專(zhuān)利計(jì)算技術(shù)。
EPAC 結(jié)合了多種專(zhuān)門(mén)用于不同應(yīng)用領(lǐng)域的加速器技術(shù)。測(cè)試芯片如上圖所示，包含四個(gè)VPU（vector processing micro-tiles），由SemiDynamics設(shè)計(jì)的Avispado RISC-V內(nèi)核和巴塞羅那超級(jí)計(jì)算中心和薩格勒布大學(xué)設(shè)計(jì)的矢量處理單元組成。每個(gè) tile 還包含一個(gè) Home Node 和 L2 緩存，分別由 Chalmers 和 FORTH 設(shè)計(jì)，提供了內(nèi)存子系統(tǒng)的連貫視圖。模板和張量加速器 （STX） 由 Fraunhofer IIS、ITWM 和 ETH Zürich 設(shè)計(jì)，VRP（variable precision processor ）由 CEA LIST 設(shè)計(jì)。這些專(zhuān)用加速器與 EXTOLL 的超高速片上網(wǎng)絡(luò)和 SERDES 技術(shù)相連接。
EPAC 設(shè)計(jì)由 Fraunhofer IIS 完成，并在GLOBALFOUNDRIES 22FDX 低功耗產(chǎn)線上完成芯片集成，并將在 FORTH、E4 和薩格勒布大學(xué)設(shè)計(jì)的基于 FPGA 的電路板中進(jìn)行集成和評(píng)估。EPAC的成功制造將展示基于加速器的綠色HPC計(jì)算的下一步。
根據(jù)他們的展望，下一代 EPAC 加速器和接口將得到改進(jìn)和完善，以在 12 納米及以下技術(shù)中實(shí)現(xiàn)更高的性能和更低的功率水平，并計(jì)劃引入小芯片方法。
來(lái)自 Fraunhofer IIS 的 Norbert Schuhmann 說(shuō)：“這種設(shè)計(jì)和架構(gòu)的關(guān)鍵挑戰(zhàn)不僅在于在超過(guò) 1 GHz 的加速器中實(shí)現(xiàn)最高的吞吐量和低功耗水平，而且還要像協(xié)奏曲一樣與內(nèi)存訪問(wèn)和芯片內(nèi)部和外圍設(shè)備的數(shù)據(jù)傳輸速率高于 200 Gbit/s?！?/p>
6nm的RISC-V處理器
根據(jù)EPI的最初規(guī)劃，這些處理器的第一代芯片預(yù)計(jì)在2020年推出，以便及時(shí)地為歐盟將在2020-2021年間部署的E級(jí)先導(dǎo)系統(tǒng)提供支撐，而第二代芯片將于2023-2024年助力歐盟的第一套E級(jí)系統(tǒng)。這項(xiàng)系統(tǒng)工程由EuroHPC（歐洲超算聯(lián)盟）主導(dǎo)，該組織成立的初衷就是使歐洲在高性能計(jì)算技術(shù)方面與美國(guó)、中國(guó)和日本并駕齊驅(qū)。這項(xiàng)任務(wù)的部分工作涉及開(kāi)發(fā)自研組件，以增強(qiáng)歐盟成員國(guó)對(duì)超級(jí)計(jì)算機(jī)的自主可控能力。
但從最新的報(bào)道可以看到，EPI最新的的目標(biāo)是到2022年將把ARM和RISC-V的組合芯片用于高性能計(jì)算（HPC），這比原計(jì)劃晚一年。
項(xiàng)目項(xiàng)目合作伙伴已經(jīng)完成了其RISC-V加速器體系結(jié)構(gòu)的第一個(gè)版本，名為EPAC，并預(yù)計(jì)在明年的三年項(xiàng)目結(jié)束之前測(cè)試芯片。代號(hào)為T(mén)itan的EPAC測(cè)試芯片芯片將與PCIe EPAC測(cè)試平臺(tái)相輔相成，可以測(cè)試和增強(qiáng)體系結(jié)構(gòu)，以備將來(lái)修訂和構(gòu)建原型系統(tǒng)。
該項(xiàng)目旨在到2022年，在臺(tái)積電的6nm工藝上生產(chǎn)使用ARM Zues和RISC-V內(nèi)核生產(chǎn)代號(hào)為Rhea的多核設(shè)備。按原定時(shí)間表計(jì)劃，這將在2021年完成。代號(hào)為Cronos的第二代設(shè)備將結(jié)合包括EPAC加速器與ARM Neoverse V1高性能數(shù)據(jù)中心核心。這將是2023年建造歐洲百億億次超級(jí)計(jì)算機(jī)的主要引擎。
RISC-V的先驅(qū)SiPearl一直是這個(gè)項(xiàng)目的關(guān)鍵人物，SiPearl與Arm簽署了許可協(xié)議并在德國(guó)開(kāi)設(shè)了一家分支機(jī)構(gòu)。競(jìng)爭(zhēng)對(duì)手SiFive還與巴塞羅那超級(jí)計(jì)算機(jī)中心以及EPI合作伙伴合作，為百億億超級(jí)計(jì)算機(jī)使用RSIC-V技術(shù)。
“SiFive在百億億次計(jì)算非常感興趣，我們與BCS Barcelon合作，使用的是一個(gè)完整的系統(tǒng)模型的模擬框架，并增加了RISC-V標(biāo)準(zhǔn)的向量處理器，使exascle處理更加強(qiáng)大，”SiFive性能架構(gòu)的高級(jí)總監(jiān)Nasr Ullah說(shuō)。
EPI項(xiàng)目已經(jīng)具有支持RISC-V向量?jī)?nèi)在函數(shù)和C / C ++代碼自動(dòng)并行化的編譯器，并且正在仿真中評(píng)估生成的代碼平臺(tái)可為應(yīng)用程序，編譯器和體系結(jié)構(gòu)的整體協(xié)同設(shè)計(jì)提供詳細(xì)的見(jiàn)解。其他軟件開(kāi)發(fā)工具（SDV）正在為異構(gòu)ARM + RISC-V體系結(jié)構(gòu)調(diào)整操作系統(tǒng)。
該芯片不僅涉及百億億次超級(jí)計(jì)算機(jī)。該項(xiàng)目還正在為汽車(chē)工業(yè)開(kāi)發(fā)概念驗(yàn)證，以展示歐洲處理器倡議IP如何實(shí)現(xiàn)未來(lái)的ADAS功能，從而為通過(guò)RISC-V平臺(tái)，Kalray的MPPA和EPAC加速EPAC加速器鋪平道路。Menta eFPGA IP作為加速器。
