2021全球數(shù)字經(jīng)濟大會上指出，2020年我國數(shù)字經(jīng)濟規(guī)模近5.4萬億美元，居世界第二位；同比增長9.6%，增速位于全球第一。當(dāng)前全球EDA市場規(guī)模約為百億美元，但EDA對于芯片產(chǎn)業(yè)來說是一個異常重要的工具，其使用場景貫穿了芯片的設(shè)計、制造和封測全流程，撬動了上萬倍產(chǎn)值的產(chǎn)業(yè)數(shù)字化發(fā)展。
隨著芯片制造工藝越來越細(xì)，芯片集成度越來越高，芯片規(guī)模越來越大，包括設(shè)備、材料和工具在內(nèi)的芯片產(chǎn)業(yè)供應(yīng)鏈正在經(jīng)歷著巨變。尤其是被稱為芯片行業(yè)“工業(yè)母機”的EDA，其面對的挑戰(zhàn)更是前所未有的。
在過去幾十年里，在這些EDA工具的幫助下，芯片產(chǎn)業(yè)得以發(fā)展到今天，并成長到現(xiàn)今的的規(guī)模。但進入最近幾年，芯片設(shè)計又給EDA帶來了新的要求。
芯片設(shè)計的驗證之“苦”
根據(jù)應(yīng)用場景的不同，EDA工具又可以分為設(shè)計、驗證、制造等幾大類。但正如前文所說，EDA正在迎來關(guān)鍵一役，這在EDA的關(guān)鍵一環(huán)——驗證上體現(xiàn)得尤其明顯。
所謂驗證，在芯片設(shè)計流程中一般包含了需求定義、功能實現(xiàn)、功能驗證、邏輯綜合以及物理實現(xiàn)等幾個方面。作為芯片設(shè)計過程中的重要一環(huán)，驗證在芯片設(shè)計的每一個步驟都不可或缺，能幫助設(shè)計團隊及時發(fā)現(xiàn)芯片設(shè)計的錯誤。也只有經(jīng)過充分的仿真和驗證，才能確保流片的質(zhì)量。
特別是現(xiàn)在，隨著芯片研發(fā)成本的極速增加，驗證變得比以往任何時候更為重要。
據(jù)DARPA的報告介紹，回顧過去幾十年芯片設(shè)計環(huán)境成本的轉(zhuǎn)變，可以看到在上世紀(jì)八十年代年到2000年之間，因為工具可以輕易支持芯片的設(shè)計需求，因此其成本、設(shè)計時間都還算合理。自2000年到現(xiàn)在，芯片的設(shè)計成本急速升高。當(dāng)中的一個關(guān)鍵原因就是我們迄今還沒有找到一個超效率工具來應(yīng)對當(dāng)前復(fù)雜的芯片設(shè)計。在這種情況下，就倒逼工程師在芯片設(shè)計驗證上花更多的功夫，以保證芯片設(shè)計的正確性和成功率。
事實上，從IBS的統(tǒng)計我們也看到，驗證在芯片設(shè)計流程中的重要性也日漸增長。他們表示，芯片設(shè)計上的花費主要有兩大塊，分別是功能驗證和軟件的開發(fā)。這兩方面也是造成芯片設(shè)計成本急速上升的主因。
芯華章首席科學(xué)家TC Lin也指出，驗證的瓶頸會影響整個芯片的設(shè)計周期。這主要是因為不管在前期需求定義的階段，還是在RTL綜合之前，都需要把這個高層次設(shè)計做一個完整的驗證；而在寫完RTL之后，我們還需要通過綜合獲得門級電路，然后再經(jīng)過布局布線來產(chǎn)生最后的線。在這過程中也有可能造成功能上的錯誤，為此必須要再做一次驗證；即便在芯片流片回來之后，我們也還需要確定所有的工藝都是符合我們的需求，所以我們還避免不了一個post-silicon（流片后）的驗證。
驗證的三大痛點
業(yè)內(nèi)人士普遍認(rèn)為，驗證環(huán)節(jié)面臨三個痛點
1.工具缺乏兼容性；
雖然每個工具都能解決相應(yīng)的問題，但是由于算法引擎上不能進行有效的交互與共享，無法做到互聯(lián)互通、相互反饋。這就使得許多時候芯片研發(fā)都是在重復(fù)造輪子，甚至還出現(xiàn)使用不同的工具驗證，得到并不一致結(jié)果的情況。
2.數(shù)據(jù)的碎片化，降低了驗證重用的可能性，讓結(jié)果的調(diào)試分析和驗證收斂變得更加困難；
在芯片長達(dá)1-2年的驗證流程中，往往會使用不只一種工具，每種工具都能產(chǎn)生驗證覆蓋率，但是融合共享覆蓋率卻遲遲難以實現(xiàn)。在碎片化問題的影響下，業(yè)內(nèi)的普遍共識為：數(shù)字驗證中的激勵移植、重復(fù)編譯、碎片化調(diào)試所浪費的時間占到總體驗證時間的30%以上。
3.工具的缺乏創(chuàng)新；
現(xiàn)在的主流工具經(jīng)歷了過去一二十年的發(fā)展，積累了陳舊的技術(shù)包袱，這些技術(shù)包袱使得工具很難和人工智能、云原生這些先進技術(shù)融合。更重要的是，這些工具組合形成的平臺其實沒有從架構(gòu)之初就進行全盤考慮，因此難以融合并提供相互兼容的全面解決方案。EDA技術(shù)必須全面進階，在底層框架上進行創(chuàng)新，支持多種處理器架構(gòu)；支持云原生、人工智能等技術(shù)；最關(guān)鍵的，它們必須從方法學(xué)上有所創(chuàng)新。
在筆者看來，這些也都是芯片設(shè)計追求更快、更強、更簡單的阻礙，更是產(chǎn)業(yè)選擇國產(chǎn)化工具需要面對的重大阻礙。
突破！更多更全面的驗證選擇
為了解決這些痛點，芯華章采用了“終局思維”方式進行研發(fā)布局，致力于通過自主創(chuàng)新，“以終為始”，瞄準(zhǔn)未來的同時立足現(xiàn)實需求，在日前推出了由三大基座以及五大產(chǎn)品系列共同構(gòu)成的智V驗證平臺FusionVerify Platform。
FusionVerify Platform具備統(tǒng)一的調(diào)試系統(tǒng)、編譯系統(tǒng)、智能分割技術(shù)、豐富的場景激勵源、統(tǒng)一的云原生軟件架構(gòu)，能融合不同的工具技術(shù)，對各類設(shè)計在不同場景需求下，提供定制化的全面驗證解決方案，解決當(dāng)前產(chǎn)業(yè)面臨的點工具各自為政的兼容性挑戰(zhàn)以及數(shù)據(jù)碎片化導(dǎo)致的驗證效率困擾。
TC Lin指出，智V驗證平臺還能有效提高驗證效率與方案的易用性，并帶來點工具無法提供的驗證效益，給產(chǎn)業(yè)帶來更靈活、更豐富的解決方案。
基于統(tǒng)一的底層框架智V驗證平臺，芯華章在日前發(fā)布了4款數(shù)字驗證EDA工具，分別是：高性能FPGA原型驗證系統(tǒng)樺捷（HuaPro-P1）、國內(nèi)領(lǐng)先的數(shù)字仿真器穹鼎（GalaxSim-1.0）、新一代智能驗證系統(tǒng)穹景（GalaxPSS）以及國內(nèi)率先基于字級建模的可擴展形式化驗證工具穹瀚（GalaxFV）。
其中，樺捷帶有自研的軟件，可自動化實現(xiàn)智能設(shè)計流程，減少用戶人工投入、縮短芯片驗證周期；
穹鼎使用新的軟件構(gòu)架提供多平臺支持，并且已在多個基于ARM平臺的國產(chǎn)構(gòu)架上測試通過。在語義解析、仿真行為、時序模型上，更是已達(dá)到主流商業(yè)仿真器水平；
穹景則基于Accellera PSS標(biāo)準(zhǔn)和高級驗證方法學(xué)的融合，針對目前和將來復(fù)雜驗證場景，自動生成場景，降低對工程師手工編寫場景的經(jīng)驗依賴，提高驗證的場景覆蓋率和完備性；
穹瀚GalaxFV更是國內(nèi)率先采用高性能字級建模（Word-Level Modeling）方法構(gòu)建的形式化驗證工具，在模型上已達(dá)到國際先進水平，提高了易用性和使用效率，為形式化驗證應(yīng)用于產(chǎn)業(yè)降低了門檻。
這些產(chǎn)品都已達(dá)到對應(yīng)領(lǐng)域的主流商業(yè)水平，甚至在部分性能指標(biāo)上已達(dá)到國際先進水平。
芯來CEO彭劍英表示，“芯華章的驗證工具，仿真器、智能驗證PSS、形式化驗證和原型驗證，讓我們看到了國產(chǎn)EDA工具的希望。芯華章PSS工具能夠快速地構(gòu)建復(fù)雜場景，滿足SoC高覆蓋率的需求，特別是在我們的CPU驗證，Cache一致性的高復(fù)雜場景下?！?/p>
厚積薄發(fā)的“芯華章”速度
眾所周知，EDA 是一個準(zhǔn)入門檻極高的高精尖領(lǐng)域，而驗證的任何一個小錯誤都可能造成流片失敗，甚至可能導(dǎo)致芯片公司喪失核心競爭優(yōu)勢，因此，驗證EDA一直是國內(nèi)EDA產(chǎn)業(yè)的短板。
發(fā)布會上，芯華章結(jié)合具體的應(yīng)用場景，進行了新產(chǎn)品的實際使用演示，全方位展示新產(chǎn)品的使用過程和驗證效果，收獲參會業(yè)界專家及產(chǎn)業(yè)合作伙伴們的高度認(rèn)同。芯華章新產(chǎn)品的發(fā)布仿佛給產(chǎn)業(yè)發(fā)展打下了一劑強心針。
據(jù)悉，芯華章于2020年3月成立，吸引了包含首席科學(xué)家T.C. Lin、EDA與算法專家YT Lin、系統(tǒng)設(shè)計EDA專家顏體儼、硬件驗證專家陳蘭兵、動態(tài)仿真及形式驗證專家齊正華、驗證專家朱洪辰等多位具備二、三十年EDA研發(fā)經(jīng)驗的多位科學(xué)家與行業(yè)專家加盟。
本次產(chǎn)品發(fā)布，是芯華章團隊交上的一份答卷。也代表著芯華章為中國芯片產(chǎn)業(yè)補短板的初心，踏出了扎實的第一步。
王禮賓表示，上述產(chǎn)品凝結(jié)了芯華章300名員工過去一年多來攻堅克難、精誠合作的成果，也得益于于華為海思、中興微電子、紫光展銳和天數(shù)智芯等一批國內(nèi)優(yōu)秀企業(yè)在這過程中無私地幫助，共同打磨、迭代、優(yōu)化產(chǎn)品，從而使得芯華章的首批產(chǎn)品得以順利問世，并將面向國內(nèi)外集成電路設(shè)計企業(yè)。
“我們可喜地看到，成立不到兩年的芯華章就已經(jīng)推出了擁有自主知識產(chǎn)權(quán)，支持國產(chǎn)計算機架構(gòu)服務(wù)器的高性能集成電路設(shè)計工具，這些產(chǎn)品在部分指標(biāo)上已經(jīng)達(dá)到了國際先進水平，能為國產(chǎn)芯片的研發(fā)工作提供更多的選擇，促進國產(chǎn)集成電路產(chǎn)業(yè)鏈更安全的發(fā)展。”工程院院士沈昌祥評論說。他進一步指出，EDA領(lǐng)域需要深厚的技術(shù)積累。如今在國家政策支持和企業(yè)的不斷努力下，國產(chǎn)EDA正在不斷實現(xiàn)突破。
上月底，工業(yè)和信息化部發(fā)布《“十四五”軟件和信息技術(shù)服務(wù)業(yè)發(fā)展規(guī)劃》，規(guī)劃提出依托國家科技計劃，補齊產(chǎn)業(yè)短板，提升基礎(chǔ)能力。落實軟件企業(yè)稅收優(yōu)惠政策，持續(xù)完善惠企舉措?！耙?guī)劃”中指出，在此期間我們的主要任務(wù)之一就是聚力攻堅基礎(chǔ)軟件，當(dāng)中就包括了電子設(shè)計自動化軟件（EDA）。
按照“十四五”規(guī)劃，我們在接下來的幾年需要建立 EDA 開發(fā)商、芯片設(shè)計企業(yè)、代工廠商等上下游企業(yè)聯(lián)合技術(shù)攻關(guān)機制，突破針對數(shù)字、模擬及數(shù)?；旌想娐吩O(shè)計、驗證、物理實現(xiàn)、制造測試全流程的關(guān)鍵技術(shù)，完善先進工藝工具包。
由此可見，先人一步的芯華章必然會在國產(chǎn)EDA市場中持續(xù)扮演重要角色。
“未來，我們將繼續(xù)以用戶的需求進化為核心，以技術(shù)創(chuàng)新為源動力，采用敏捷開發(fā)、持續(xù)集成等先進軟件開發(fā)流程，不斷打磨平臺及產(chǎn)品。這組”王炸“將是一個開始，希望可以讓我們的芯片產(chǎn)業(yè)實現(xiàn)‘王炸在手，驗證自由’！”王禮賓最后說。