引言：我們繼續(xù)介紹FPGA PCB設計相關知識，本章介紹7系列FPGA的配電系統(tǒng)（PDS），包括去耦電容器的選擇、放置和PCB幾何結構，并為每個7系列FPGA提供了一種簡單的去耦方法。另外，還介紹了PDS的基本設計原則，以及仿真和分析方法。本章包括以下部分：

　　PCB去耦電容器

　　基本PDS原則

　　仿真方法

　　PDS測量

　　噪聲故障排除

　　1. PCB去耦電容

　　1.1 各型FPGA器件推薦的PCB去耦電容

　　表1-1~1-4分別列出了適用于Spartan?-7器件、 Artix^TM-7器件、 Kintex^TM-7以及Virtex^TM-7器件的去耦網絡電容參數(shù)。在表1-1、表1-2、表1-3和表1-4中，PCB去耦電容器的優(yōu)化數(shù)量假設電壓調節(jié)器具有穩(wěn)定的輸出電壓并滿足穩(wěn)壓器制造商的最小輸出電容要求。

　　可以使用這些表中所示方法以外的去耦方法，但去耦網絡的設計應滿足或超過此處所示簡單去耦網絡的性能。在100 KHz到10 MHz的頻率范圍內，備用網絡的阻抗必須小于或等于推薦網絡的阻抗。

　　由于設備電容要求隨CLB和I/O利用率的變化而變化，因此基于非常高的利用率以每個器件為基礎提供PCB去耦指南，以便涵蓋大多數(shù)用例。資源使用（部分）包括：

　　1.80% of LUTs and registers at 245 MHz

　　2.80% block RAM and DSP at 491 MHz

　　3.50% MMCM and 25% PLL at 500 MHz

　　4.100% I/O at SSTL 1.2/1.35 at 1,200/800 MHz

　　Xilinx的XPE工具可以用于估計每個電源的電流，DS189、DS181、DS182、DS183文檔分別為Spartan-7、Artix-7、Kintex-7和Virtex-7器件提供各種電源軌DC和AC電氣開關特性。PCB設計師應確保交流（AC）紋波加上電壓調節(jié)器的直流（DC）誤差不超過工作范圍。本用戶指南中顯示的電容器數(shù)量基于以下假設：

　　VCCINT電壓允許范圍：3%；

　　假設DC誤差：1%；

　　因此，允許的AC紋波：3% - 1% = 2%

　　利用2% AC紋波和XPE軟件工具對上述資源利用率的電流估計值計算目標阻抗，以得出電容器建議值。

　　VCCINT、VCCAUX和VCCBRAM電容器列為每個器件使用的數(shù)量，而VCCO電容器列為每個I/O組的數(shù)量。當使用這些推薦的網絡時，所有設備在充分利用率下的設備性能是等效的。

　　注意：表1-1~1-4沒有提供GTP、GTX和GTH收發(fā)器電源去耦要求，對于收發(fā)器去偶設計要求需要參考各收發(fā)器對應的用戶指導手冊。對于補充本用戶指南的綜合原理圖檢查清單，請參考文檔XMP277，該文檔給出了詳細的原理圖設計要求（關注公眾號 FPGA技術實戰(zhàn)，回復 SCH01，下載該文件）。

　　表1-1：每個器件所需的PCB電容器數(shù)量：Spartan-7器件

　　表1-2：每個器件所需的PCB電容器數(shù)量：Artix-7器件

　　表1-3：每個器件所需的PCB電容器數(shù)量：Kintex-7器件

　　表1-4：每個器件所需的PCB電容器數(shù)量：Virtex-7器件

　　說明：

　　PCB電容器規(guī)格見表1-5。

　　總計包括所有電源所需電容器，但MGT電源MGTAVCC、MGTVCAUX和MGTAVTT除外，這些在7系列FPGA收發(fā)器用戶指南中。

　　請參閱UG471，7系列FPGA SelectIO資源用戶指南，了解VCCAUX_IO 電源軌規(guī)范的說明，以了解在每個VCCAUX_IO組中哪些I/O組被分組在一起。請參閱UG475，7系列FPGA封裝和引腳產品規(guī)范，以了解在每個VCCAUX_IO組中哪些I/O組被分組在一起。

　　當由相同電壓供電時，最多四個VCCO組需要一個47μF（或100μF）電容器。

　　如果為每組的VCCAUX_IO列出N/A，則這些組件沒有HP I/O組或VCCAUX_IO引腳。

　　去耦電容器覆蓋約100kHz。

　　1.2 電容要求

　　表1-5規(guī)定了表1-1、表1-2、表1-3和表1-4中電容的電氣特性，并遵循了可接受替代的指南。為這些電容器規(guī)定的等效串聯(lián)電阻（ESR）范圍可以過大。然而，這需要對產生的配電系統(tǒng)阻抗進行分析，以確保不會產生諧振阻抗尖峰。

　　表1-5 PCB電容特性要求

　　說明：

　　容值可以大于指定值。

　　電容尺寸可以小于指定值。

　　ESR必須在指定范圍內。

　　額定電壓可以高于規(guī)定值。

　　1.3 Bulk電容考慮規(guī)則

　　大容量電容器（D，1210）的目的是覆蓋電壓調節(jié)器截止工作和封裝陶瓷電容器開始工作之間的低頻范圍。如表1-1、表1-2、表1-3和表1-4所示，所有FPGA電源都需要大容量電容器。

　　選擇表1-5中規(guī)定的氧化鉭和氧化鈮電容器作為其值和控制ESR值。它們也符合ROHS標準。如果使用其他制造商的鉭、氧化鈮或陶瓷電容器，用戶必須確保其符合表2-5的規(guī)范，并通過模擬、S參數(shù)寄生提取或臺架測試進行適當評估。

　　注：用陶瓷電容器代替鉭電容器，在交流負載下有效電容值可降低50%左右。

　　有時，許多I/O組由相同的電壓（例如1.8V）供電，建議的指南要求使用多個大容量電容器。更大的7系列FPGA中的VCCINT、VCCAUX、VCCAUX_IO和VCCBRAM也是如此。如果合并電容器（ESR和ESL）的電氣特性與推薦電容器并聯(lián)組合的電氣特性相同，則這些較小的電容器可以合并為較少（較大值）的電容器。

　　對于大多數(shù)VCCO、VCCINT、VCCAUX、VCCAUX_IO和VCCBRAM電容器的整合，具有足夠低ESL和ESR的大型鉭電容器是可用的。

　　1.4 PCB電容放置和貼裝技術

　　PCB Bulk電容

　　大容量電容器（D，1210）可能很大，有時很難靠近FPGA放置。幸運的是，這不是問題，因為大容量電容器覆蓋的低頻能量對電容器位置不敏感。大容量電容器幾乎可以放置在PCB上的任何地方，但最好的放置位置盡可能靠近FPGA。電容器安裝應遵循正常的印刷電路板布局做法，傾向于短和寬的形狀連接到多通孔的電源平面。

　　0805和0603陶瓷電容器

　　0805和0603電容覆蓋中頻范圍。位置對他們的表現(xiàn)有一定的影響。電容器應盡可能靠近FPGA。任何放置在器件負載點兩個電氣英寸以內的位置都是可以接受的。電容安裝（焊盤、走線和過孔）應針對低電感進行優(yōu)化。過孔應直接與焊盤對接。通孔可以位于焊盤的端部（見圖1-1B），但最好位于焊盤的側面（見圖1-1C）。焊盤側面的通孔位置通過增加一個通孔與另一個通孔之間的互感耦合來降低安裝的總寄生電感。雙通孔可以放置在焊盤的兩側（見圖1-1D），以獲得更低的寄生電感，大封裝電容（1206或以上封裝）推薦兩側放置通孔或者放置大通孔。

　　圖1-1：電容器接地和安裝幾何形狀示例

　　2 PDS基本原理

　　本小節(jié)討論了PDS的用途及其組成部分的性質，還描述了電容器放置、電容器安裝、PCB幾何結構和PCB堆疊方面的建議。

　　2.1 噪聲限值

　　正如系統(tǒng)中的器件對電源系統(tǒng)消耗的電流大小有要求一樣，對電源系統(tǒng)的純凈度也有要求。此純凈度要求規(guī)定了電源上存在的最大噪聲量。大多數(shù)數(shù)字器件，包括所有7系列FPGA，要求VCC電源的波動不超過器件數(shù)據表中規(guī)定的規(guī)格。

　　數(shù)字器件消耗的功率隨時間而變化，并且這種變化發(fā)生在所有頻率標度上，因此需要寬帶PDS來維持電壓穩(wěn)定。

　　功耗的低頻變化通常是器件或大部分設備啟用或禁用的結果。這種差異發(fā)生在從毫秒到天的時間范圍內。

　　功率消耗的高頻變化是器件內部單個開關事件的結果。這發(fā)生在時鐘頻率和時鐘頻率的前幾個諧波的尺度上，高達約5Ghz。

　　由于VCC的電壓電平是固定的，所以不斷變化的功率需求表現(xiàn)為不斷變化的電流需求。PDS必須在電源電壓變化盡可能小的情況下適應這些電流消耗的變化。

　　當器件中的電流消耗發(fā)生變化時，PDS無法立即響應該變化。因此，在PDS響應之前，設備上的電壓會發(fā)生短暫的變化。導致這種PDS滯后的兩個主要原因與PDS的兩個主要部件相對應：電壓穩(wěn)壓器和去耦電容器。

　　PDS的第一個主要部件是電壓穩(wěn)壓器。電壓穩(wěn)壓器觀察其輸出電壓并調整其提供的電流大小，以保持輸出電壓恒定。大多數(shù)常見的電壓穩(wěn)壓器在毫秒到微秒之間進行這種調整。電壓穩(wěn)壓器有效地維持從直流到幾百kHz的所有頻率事件的輸出電壓，這取決于穩(wěn)壓器（有些在低MHz下有效調節(jié)）。對于頻率高于此范圍的瞬態(tài)事件，在穩(wěn)壓器響應新的電流需求水平之前存在一個時間滯后。

　　例如，如果器件的電流需求在幾百皮秒內增加，器件上的電壓會下降一定量，直到穩(wěn)壓器能夠調整到新的、更高水平的所需電流。這種滯后可以持續(xù)幾微秒到幾毫秒。在這段時間內，需要另一個元件來代替穩(wěn)壓器，以防止電壓下降。

　　第二個主要的PDS部件是去耦電容器（也稱為旁路電容器）。去耦電容器作為器件的局部儲能。電容器不能提供直流電，因為它只儲存少量的能量（穩(wěn)壓器提供直流電）。當?shù)氐哪茉磧Υ鎽搶Ξ斍安粩嘧兓男枨笞龀龇浅Ｑ杆俚姆磻?。電容器有效地保持電源電壓在?shù)百KHz至數(shù)百MHz的頻率（毫秒至納秒范圍）。分立去耦電容器對于發(fā)生在該范圍以上或以下的事件沒有用處。

　　例如，如果器件中的電流需求在幾皮秒內增加，那么器件上的電壓會下降一定量，直到電容器能夠向器件提供額外的電荷。如果器件中的電流需求在數(shù)毫秒內保持這一新水平，穩(wěn)壓器電路與去耦電容器并聯(lián)工作，通過改變電容器的輸出來替代電容器，以提供新的電流水平。

　　圖1-2顯示了PDS的主要組件：穩(wěn)壓器、去耦電容器和有源器件（FPGA）。

　　圖1-3顯示了一個簡化的PDS電路，其所有負載功耗由一個頻率相關電阻器表示。

　　2.2 電感特性

　　電感是電容器和PCB電流通路的特性，可以減緩電流的變化。電感使電容器不能對瞬態(tài)電流或頻率高于其有效范圍的變化作出瞬時響應的原因。

　　PDS由一個穩(wěn)壓器和多級去耦電容器組成，可滿足設備電流需求，并在必要時快速響應電流瞬變，以將電壓維持在規(guī)定范圍內。當這些電流需求得不到滿足時，設備電源上的電壓就會發(fā)生變化。這被視為噪聲。電容器電流路徑中的電感應最小化，因為它阻礙了去耦電容器快速響應不斷變化的電流需求的能力。

　　電感發(fā)生在FPGA器件和電容器之間以及電容器和穩(wěn)壓器之間（見圖2-2）。這些寄生電感存在于電容器和所有PCB電流路徑中。重要的是要盡量減少這些寄生電感。

　　2.3 電容寄生電感

　　電容值通常被認為是電容器最重要的特性。在電源系統(tǒng)應用中，寄生電感（ESL）具有相同或更大的重要性。電容器封裝尺寸決定了寄生電感的大小。小封裝電容器通常具有比大封裝電容器更低的寄生電感。

　　去耦電容器的選擇要求：

　　對于特定的電容值，選擇可用的最小封裝。

　　對于特定的封裝尺寸（基本上是固定的電感值），選擇該封裝中可用的最高電容值。

　　表面貼裝芯片電容器是可用的最小電容器，是分散去耦電容器的良好選擇：

　　對于從100μF到非常小的值（如0.01μF），通常使用X7R或X5R型陶瓷電容器。這些電容器具有低寄生電感和低ESR，具有可接受的溫度特性。

　　對于較大的值，如47μF至1000μF，通常使用鉭電容器。這些電容器具有較低的寄生電感和中等的ESR，使其具有較低的Q因數(shù)，因此有效頻率范圍非常廣。

　　如果鉭電容器不可用或無法使用，則可以使用低ESR、低電感電解電容器，前提是它們具有相當?shù)腅SR和ESL。其他具有類似特性的新技術也可用（Os-Con、POSCAP和聚合物電解SMT）。

　　任何類型的實際電容器不僅具有電容特性，而且具有電感和電阻特性。圖1-4顯示了實際電容器的寄生模型。一個真正的電容器應該被視為RLC電路（一個由電阻（R）、電感器（L）和電容器（C）串聯(lián)而成的電路）。

　　圖1-4：真實、非理想電容器的寄生

　　圖1-5顯示了實際電容器的阻抗特性。在這個圖上疊加的是電容器電容和寄生電感（ESL）的對應曲線。這兩條曲線結合起來形成RLC電路的總阻抗特性。

　　隨著電容值的增加，電容曲線向下和向左移動。隨著寄生電感的減小，電感曲線向下向右移動。因為特定封裝中電容器的寄生電感是固定的，所以特定封裝中電容器的電感曲線保持不變。

　　由于在同一個封裝中選擇了不同的電容值，電容曲線相對于固定電感曲線上下移動，如圖1-6所示。

　　通過增加電容器的值可以降低低頻電容器的阻抗；通過減小電容器的電感可以降低高頻電容器的阻抗。雖然可以在固定封裝中指定更高的電容值，但如果不并聯(lián)更多的電容器，則不可能降低電容器（在固定封裝中）的電感。并聯(lián)使用多個電容器將寄生電感相除，同時將電容值相乘。這同時降低了高頻和低頻阻抗。

　　2.4 PCB電流通路電感

　　PCB中電流路徑的寄生電感有三個不同的來源：

• 　　電容器安裝

• 　　PCB電源和接地層

• 　　FPGA安裝

　　電容安裝電感

　　電容器安裝指的是電容器在PCB上的焊盤，焊盤和通孔之間的走線（如果有的話），以及通孔。

　　兩端電容器的通孔、走線和電容器安裝焊盤根據具體的幾何結構產生的電感在300 pH到4 nH之間。

　　因為電流通路的電感與電流所經過的回路面積成正比，所以使回路尺寸最小化是很重要的?；芈钒ㄍㄟ^一個電源平面的路徑，向上通過一個通孔，通過連接走線到接地，通過電容器，通過另一個接地和連接走線，向下通過另一個通孔，然后進入另一個平面，如圖1-7所示。

　　連接走線長度對安裝的寄生電感有很大影響，如果使用，應盡可能短和寬。在可能的情況下，不應使用連接走線，通過過孔直接下地。將過孔放置在電容器接地的一側或將過孔數(shù)量增加一倍，進一步降低了安裝的寄生電感。

　　一些PCB制造工藝允許焊盤中的通孔幾何形狀，這是減少寄生電感的一種選擇。對于超低電感電容器，每個焊盤使用多個通孔是很重要的，例如在電容器體的側面而不是端部放置寬端子的反向縱橫比電容器。

　　PCB布局工程師通常試圖通過在多個電容器之間共享通孔來將更多的部件擠壓到一個小區(qū)域中。在任何情況下都不應該使用此技術。當?shù)诙€電容器連接到現(xiàn)有電容器的電容器時，PDS的改善非常小。

　　電容器安裝（接地、走線和過孔）通常貢獻的電感量與電容器自身的寄生自感量大致相同或更多。

　　參考層電感

　　一些電感與PCB電源和接地層有關。這些平面的幾何形狀決定了它們的電感。

　　電流在電源和接地層中從一點流向另一點時會擴散（由于類似于集膚效應的特性）。平面內的電感可描述為擴展電感，單位為亨利每平方。決定電感量的是一個平面截面的形狀，而不是尺寸。

　　擴展電感的作用和其他電感一樣，可以抵抗電源平面（導體）中電流量的變化。電感延遲了電容器對FPGA器件瞬態(tài)電流的響應能力，因此應盡可能減少有可能。因為設計者對平面X-Y形狀的控制是有限的，唯一可控的因素是擴展電感值。這取決于將電源面與其相關地平面分開的電介質的厚度。

　　在高頻配電系統(tǒng)中，電源和地平面成對工作，電感相互獨立共存。電源和低平面之間的間距決定了擴展電感。間距越近（電介質越?。?，擴展電感越低。FR4介質不同厚度的擴展電感近似值見表2-10。

　　表2-10:FR4電源接地平面不同厚度的電容和擴展電感值

　　擴展電感的減小對應于VCC和GND的更近間距。然而，由于7系列FPGA中存在基板去耦電容，因此PCB去耦電容所需的快速瞬態(tài)電流量是有限的。這意味著低于50μ（2 mil）的介電厚度幾乎沒有好處。VCC和GND層之間50μ或75μ的介電厚度足以滿足7系列FPGA的要求。

　　除了提供低電感電流路徑外，電源和接地參考平面還提供一些高頻去耦電容。隨著平面面積的增加和電源與接地平面之間的間距的減小，該電容的值增加。電容每平方英寸見表2-10。然而，考慮到7系列FPGA中存在的襯底去耦電容，這些PCB電源-接地平面對產生的電容量通常是無關緊要的。

　　FPGA安裝電感

　　連接FPGA電源引腳（VCC和GND）的PCB焊盤和過孔為整個電源電路貢獻了大量寄生電感。

　　相關通孔長度是在FPGA焊盤和相關VCC或GND平面之間承載瞬態(tài)電流的通孔部分。任何剩余的通孔（在電源板和PCB背面之間）都會影響通孔的寄生電感（焊盤和電源板之間的通孔越短，寄生電感越?。Ｍㄟ^保持相關VCC和GND平面盡可能靠近FPGA（靠近PCB堆疊頂部），F(xiàn)PGA安裝中的寄生通孔電感減小。

　　器件引腳布置決定了反向電流路徑彼此之間的接近程度。電感與任何兩個相反的電流相關聯(lián)（例如，通過對在VCC和GND中流動的電流）。兩條相反路徑之間的高度互感耦合降低了回路的總電感。因此，在選擇時，VCC和GND過孔應盡可能靠近。

　　FPGA下的通孔場有許多VCC和GND通孔，總電感是一個通孔與另一個通孔接近度的函數(shù)：

　　對于核心VCC電源（VCCINT和VCCAUX），VCC和GND引腳之間存在反向電流。

　　對于I/O VCC電源（VCCO），反向電流位于任何I/O及其回流路徑之間。

　　無論是由VCCO還是GND引腳承載。為了減少寄生電感：

　　核心VCC引腳（如VCCINT和VCCAUX）以棋盤形式放置在引腳中。

　　VCCO和GND引腳分布在I/O引腳之間。

　　7系列FPGA引腳中的每個I/O引腳都與一個返回電流引腳相鄰。FPGA引腳排列決定PCB的通孔排列。PCB設計者不能控制反向的電流路徑，但可以控制電容器的安裝電感和FPGA的安裝電感之間的權衡：

　　通過將電源面靠近PCB疊層的上半部分并將電容器放置在上表面（減少電容器的通孔長度），兩種安裝電感都減小。

　　如果電源板放置在PCB堆疊的下半部分，電容器必須安裝在PCB背面。在這種情況下，F(xiàn)PGA安裝過孔已經很長了，而使電容器過孔變長（從上表面下來）是一種不好的做法。更好的做法是利用PCB外側和感興趣的電源平面之間的短距離，在外側安裝電容器。

　　PCB層疊和順序

　　VCC和GND平面在PCB堆疊中的放置（層順序）對電源電流路徑的寄生電感有重要影響。必須在設計過程的早期考慮層疊順序：

　　高優(yōu)先級電源應靠近FPGA（在PCB堆疊的上半部分）

　　低優(yōu)先級電源應放置在離FPGA較遠的位置（PCB堆疊的下半部分）

　　具有高瞬態(tài)電流的電源應靠近PCB堆疊的頂面（FPGA側）相關的VCC平面。這減少了電流在到達相關VCC和GND平面之前的垂直距離（VCC和GND通過長度）。為了減少擴展電感，每個VCC平面都應該在PCB堆疊中有一個相鄰的GND平面。趨膚效應導致高頻電流緊密耦合，并且與特定VCC平面相鄰的GND平面趨向于攜帶與VCC平面中的電流互補的大部分電流。因此，相鄰的VCC和GND平面被視為一對。

　　并非所有VCC和GND平面對都位于PCB堆疊的上半部分，因為制造限制通常要求圍繞中心對稱的PCB堆疊（相對于介質厚度和蝕刻銅區(qū)域）。PCB設計人員選擇VCC和GND平面對的優(yōu)先級：高優(yōu)先級對攜帶高瞬態(tài)電流并放置在堆棧的高位置，而低優(yōu)先級對攜帶較低瞬態(tài)電流（或可以容忍更多噪聲）并放置在堆棧的低位置。

　　2.5 電容有效頻率

　　每個電容器都有一個很窄的頻帶，作為去耦電容器最有效。該頻帶以電容器的自諧振頻率FRSELF為中心。一些電容器的有效頻帶比其他電容器寬。電容器的ESR決定電容器的品質（Q）因數(shù)，Q因數(shù)可以決定有效頻帶的寬度：

　　鉭電容器通常具有非常寬的有效頻帶。

　　ESR較低的陶瓷片式電容器，通常有效頻帶非常窄。

　　理想電容器只有電容特性，而實際的非理想電容器也有寄生電感（ESL）和寄生電阻（ESR）。這些寄生電路串聯(lián)工作，形成RLC電路（圖2-4）。RLC電路的諧振頻率是電容器的自諧振頻率。

　　要確定RLC電路的諧振頻率，請使用公式2-1：

　　                               （式2-1）

　　確定自諧振頻率的另一種方法是在等效RLC電路的阻抗曲線上尋找最小點。阻抗曲線可以通過頻率掃描在SPICE中計算或生成。有關計算阻抗曲線的其他方法，請參見“模擬方法”部分。

　　當電容器是系統(tǒng)的一部分時，區(qū)分電容器的自諧振頻率和安裝電容器的有效諧振頻率是很重要的。這相當于電容器的諧振頻率及其寄生電感，加上電容器和FPGA之間的通孔、平面和連接走線的電感。

　　電容器的自諧振頻率FRSELF（電容器數(shù)據表值）遠高于其在系統(tǒng)中的有效安裝諧振頻率FRIS。由于安裝電容器的性能是最重要的，安裝諧振頻率是用來評估電容器作為更大的PDS的一部分。

　　安裝寄生電感是電容器自身寄生電感和以下電感的組合：PCB焊盤、連接走線、過孔和電源平面。當電容器安裝在PCB背面時，過孔穿過整個PCB堆疊到設備。對于成品厚度為1.524 mm（60 mils）的電路板，這些過孔貢獻大約300 pH到1500 pH（電容器的安裝寄生電感，LMOUNT），具體取決于過孔之間的間距。較寬間距的通孔和較厚板中的通孔具有較高的電感。

　　為了確定電容器在系統(tǒng)中的總寄生電感LIS，將電容器的寄生電感LSELF加到安裝的寄生電感LMOUNT上：

　　去耦電容器在其諧振頻率附近的窄帶最有效，因此，在選擇電容器集合來建立去耦網絡時，必須檢查諧振頻率。也就是說，電容器可以在比其諧振頻率高得多和低得多的頻率下有效?；叵胍幌拢嗤庋b中不同值的電容器具有相同的電感曲線。如圖2-6所示，對于沿曲線感應部分的任何給定頻率，電容器都是等效的。

　　2.6 電容反諧振

　　與FPGA的PDS中的電容器組合相關的一個問題是PDS組合阻抗中的反共振尖峰。產生這些尖峰的原因是PDS中的儲能元件（固有電容、離散電容、寄生電感以及電源和接地層）的不良組合。

　　配電系統(tǒng)的任何兩個連續(xù)級之間都可能出現(xiàn)反諧振，例如高頻PCB電容器和PCB平面電容器之間。電源和接地板的面間電容通常具有高Q系數(shù)。如果高頻PCB電容器也為高Q值，則高頻離散電容器與平面電容器之間的交叉點可能出現(xiàn)高阻抗反諧振峰。如果FPGA在這個頻率有一個高的瞬態(tài)電流需求（作為一個刺激），一個大的噪聲電壓可能會發(fā)生。

　　為了糾正這類問題，必須改變高頻離散電容器的特性或VCC和接地層的特性，或者將FPGA活動轉移到遠離諧振的不同頻率。

　　2.7 電容器放置背景

　　為了實現(xiàn)去偶功能，電容器應靠近被去偶的器件。FPGA和去耦電容器之間的間距增加了電源和接地層中的電流流動距離，并且常常增加了器件和電容器之間的電流路徑電感。

　　此電流路徑的電感（當電流從電容器的VCC側傳輸?shù)紽PGA的VCC引腳，以及從FPGA的GND引腳傳輸?shù)诫娙萜鞯腉ND側時，電流跟隨的回路）與回路面積成比例。減小回路面積可以減小電感。縮短器件和去耦電容器之間的距離可以減小電感，從而減少瞬態(tài)電流的阻礙。

　　FPGA的噪聲源和安裝電容之間的相位關系決定了電容器的有效性。為了使電容器能夠有效地以特定頻率（例如，電容器的諧振頻率）提供瞬態(tài)電流，基于電流從FPGA到電容器的距離的相位關系必須在相應周期的一小部分之內。

　　電容器的位置決定了電容器和FPGA之間傳輸線互連的長度（在這種情況下，是電源和接地板對）。這種互連線的傳輸延遲是關鍵因素。

　　FPGA的噪聲分為一定的頻段，不同尺寸的去耦電容負責不同的頻段。因此，電容器的放置要求由每個電容器的有效頻率決定。

　　當FPGA啟動電流需求變化時，它會在PDS電壓（電源和接地層中的一個點）中引起一個小的局部擾動。在能夠抵消這一點之前，去耦電容器必須首先感應到一個電壓差。在FPGA電源引腳的干擾開始和電容器感應到干擾的點之間會出現(xiàn)一個有限的時間延遲（等式2-6）。

　　              （式2-6）

　　可忽略的能量傳輸?shù)紽PGA，放置距離大于需求頻率波長的四分之一。

　　傳輸?shù)紽PGA的能量從四分之一波長的0%增加到零距離的100%。

　　當電容器放置在FPGA電源引腳四分之一波長的一小部分時，能量從電容器有效地傳輸?shù)紽PGA。這個分數(shù)應該很小，因為電容器在高于其諧振頻率的某些頻率（較短波長）下也有效。

　　四分之一波長的十分之一對于大多數(shù)實際應用來說是一個很好的目標，并導致將電容器放置在其去耦的電源管腳波長的四十分之一以內。波長對應于電容器的諧振頻率FRIS。

　　2.8 VREF濾波電容器

　　在VREF電源穩(wěn)壓中，每個引腳一個電容器放置在盡可能靠近VREF引腳的位置。使用的電容器在0.022μF–0.47μF范圍內。VREF電容器的主要功能是降低VREF節(jié)點阻抗，從而減少串擾耦合。自身不需要低頻能量，不需要更大的電容器。

　　這僅適用于不使用內部VREF的情況。內部VREF是7系列FPGA中的一個特性，其中參考電壓軌在內部生成，這反過來又允許VREF引腳用作常規(guī)I/O引腳。有關內部VREF的更多詳細信息，請參閱UG471，7系列FPGA選擇用戶指南。

　　2.9 電源供電考慮

　　在7系列FPGA設計中，允許從公共PCB平面為1.8V VCCO、VCCAUX和VCCAUX IO供電。但是，必須仔細考慮電源噪聲，特別是VCCO軌道上的任何噪聲不應違反VCCAUX電源的推薦工作條件范圍。見DS182，Kintex-7 FPGA數(shù)據頁碼：DC和開關特性和DS183，Virtex?-7 FPGA數(shù)據表：這些要求的直流和開關特性。

　　2.10 未連接的VCCO引腳

　　在某些情況下，不使用FPGA中的一個或多個I/O組（例如，當FPGA的I/O管腳遠遠超過設計要求時）。在這些情況下，可能需要保持Bank的相關VCCO引腳未連接，因為這樣可以釋放一些PCB布局限制。將未使用的I/O組的VCCO引腳保持在浮動狀態(tài)會降低這些引腳和Bank中I/O引腳的ESD保護級別。為了在未使用的組中實現(xiàn)最大的ESD保護，該組中的所有VCCO和I/O引腳應連接到同一電位，無論是接地電位、有效VCCO電壓還是浮動平面。

　　3 PDS仿真方法

　　從非常簡單到非常復雜的各種模擬方法都可以用來預測PDS的特性。如果不使用相當復雜的模擬器和花費大量時間，很難獲得準確的模擬結果。

　　基本集總RLC仿真是最簡單的仿真方法之一。雖然它不能解釋PDS的分布特性，但它是選擇和驗證去耦電容值組合不會導致大的反共振的有用工具。集總RLC仿真是建立去偶網絡等效性的一種好方法，例如評估表2-5中電容器的替代方案。

　　集總RLC仿真可以在SPICE或其他電路模擬器中進行，也可以使用數(shù)學工具MathCAD或microsoftexcel進行。Istvan Novak在他的網站上發(fā)布了一個免費的Excel電子表格，用于集中RLC模擬（以及PDS模擬的其他有用工具），工具下載：

　　http://www.electrical-integrity.com

　　表1-6還列出了一些用于PDS設計和仿真的EDA工具供應商。這些工具涵蓋了廣泛的復雜度級別。

　　表1-6：用于PDS設計和仿真的EDA工具

　　4 PDS測量

　　測量可用于確定PDS是否滿足設計要求。PDS噪聲測量是一項獨特的任務，許多專門的技術已經被開發(fā)出來開發(fā)了。本節(jié)小節(jié)介紹噪聲幅度和噪聲頻譜測量。

　　4.1 噪聲幅度測量

　　噪聲測量必須使用高帶寬示波器（至少3 GHz示波器和1.5 GHz探頭或直接同軸連接）在實際運行的設計上進行測試。在設備的電源引腳或未使用的I/O驅動高或低（稱為間諜孔測量）處進行測量。

　　VCCINT和VCCAUX只能在PCB背面過孔處測量。VCCO也可以用這種方法測量，但是通過測量感興趣的Bank中未使用的I/O的靜態(tài)（固定邏輯電平）信號可以獲得更準確的結果。

　　在PCB背面進行噪聲測量時，必須考慮測量點與FPGA之間路徑中的過孔寄生特性。示波器測量中不考慮此路徑中出現(xiàn)的任何電壓降。

　　PCB背面通孔測量也有一個潛在的問題：去耦電容器通常直接安裝在FPGA器件下方，這意味著電容器接地直接連接到VCC和GND通孔，并帶有表面走線。這些電容器就像對高頻交流電流短路一樣，混淆了測量結果。為確保測量結果不會被電容器短路，請在測量現(xiàn)場移除電容器（保留所有其他電容器以反映真實的系統(tǒng)行為）。

　　測量VCCO噪聲時，可在配置為邏輯1或邏輯0驅動器的I/O引腳處進行測量。在大多數(shù)情況下，此“間諜孔”應使用與Bank中其他信號相同的I/O標準。測量靜態(tài)邏輯0時，會顯示在受害者身上產生的串擾（通過場、PCB布線、封裝布線）。測量靜態(tài)邏輯1會顯示所有相同的串擾分量以及I/O組VCCO網絡上存在的噪聲。通過從靜態(tài)邏輯1上測得的噪聲減去（時間上相干地）靜態(tài)邏輯0上測得的噪聲，可以查看VCCO上的噪聲。為了獲得準確的結果，必須在相同的I/O位置測量靜態(tài)邏輯0和靜態(tài)邏輯1噪聲。這意味著存儲來自兩個邏輯狀態(tài)的時域波形信息，并在后處理數(shù)學計算工具（如MATLAB或Excel）中對兩個波形執(zhí)行減法運算。

　　示波器測量方法

　　使用示波器查看電源系統(tǒng)噪聲有兩種基本方法，每種方法的用途不同。第一種方法調查所有可能的噪聲事件，而第二種方法有助于關注單個噪聲源。

　　將示波器置于無限持續(xù)模式，以獲取長時間（數(shù)秒或數(shù)分鐘）內的所有噪聲。如果設計工作在許多不同的模式下，使用不同數(shù)量的不同資源，這些不同的條件和模式應該在示波器獲取噪聲測量時工作。

　　將示波器置于平均模式并觸發(fā)已知的攻擊者事件。這個可以顯示與攻擊者事件相關的噪聲量（與攻擊者異步的任何事件都將通過平均值消除）。

　　電源系統(tǒng)噪聲測量應在幾個不同的FPGA位置進行，以確保捕捉到任何局部噪聲現(xiàn)象。

　　圖1-8顯示了樣品設計的VCCO引腳處進行的平均噪聲測量。在本例中，觸發(fā)器是I/O總線接口以250MB/s的速度發(fā)送1-0-1-0模式的時鐘。

　　圖1-8、250Mb/s下具有多個I/O發(fā)送模式的VCCO電源的平均噪聲測量

　　圖1-9顯示了具有更廣泛I/O活動的相同設計的無限持久性噪聲測量。由于無限持久性測量捕捉到長時間內的所有噪聲事件，包括與主要入侵者相關和不相關的噪聲事件，因此顯示了所有電源系統(tǒng)偏移。

　　圖1-9：同一位置的無限持久性電源噪聲測量

　　4.2 噪聲頻譜測量

　　有必要的信息來改善去偶網絡需要額外的測量。為了確定噪聲存在的頻率，噪聲功率譜測量是必要的。頻譜分析儀或與FFT數(shù)學功能相結合的高帶寬示波器可以實現(xiàn)這一點。

　　FFT數(shù)學函數(shù)可以內置在示波器中，但是，其中許多函數(shù)的分辨率不足以給出噪聲頻譜的清晰圖像?；蛘?，可以從示波器捕獲長序列的時域數(shù)據，并使用MATLAB或其他支持的后處理軟件將其轉換為頻域，這種方法的優(yōu)點是顯示用戶愿意處理的盡可能多的分辨率。如果兩個數(shù)學容量都不可用，則可以通過目視檢查時域波形和估計噪聲中存在的單個周期來近似噪聲頻率內容。

　　頻譜分析儀是一種頻域儀器，顯示輸入端電壓信號的頻率成分。使用頻譜分析儀，用戶可以看到PDS不滿足要求的具體頻率。

　　特定頻率的過大噪聲表示PDS阻抗對于設備的瞬態(tài)電流需求過高的頻率。利用這些信息，設計者可以修改PDS以適應特定頻率下的瞬態(tài)電流。這是通過增加有效頻率接近噪聲頻率的電容器或降低臨界頻率處的PDS阻抗來實現(xiàn)的。

　　噪聲頻譜測量應采用與峰間噪聲測量相同的方式，直接在FPGA器件下方，或在靜態(tài)I/O驅動的高或低位置進行。頻譜分析儀使用50Ω電纜而不是有源探頭進行測量。

　　一個好的方法是通過同軸連接器將測量電纜連接到靠近設備的電源和接地層中。這在大多數(shù)情況下不可用。

　　另一種方法是將測量電纜連接在已拆除設備附近的去耦電容器的焊盤上。電纜的中心導體和屏蔽層直接焊接到電容器接地上?；蛘?，可以使用帶有50Ω RF探頭的探頭站來接觸去耦電容器焊盤。

　　為了保護頻譜分析儀敏感的前端電路，在線路上增加一個直流隔離電容器或衰減器。這將頻譜分析儀與器件電源電壓隔離。

　　圖1-10是VCCO電源噪聲的噪聲頻譜測量示例，在100 MHz下具有多個I/O發(fā)送模式。

　　4.3 優(yōu)化去偶網絡

　　如果需要一個高度優(yōu)化的PDS，原型系統(tǒng)的測量和仿真可以為PDS的設計提供信息。利用原型系統(tǒng)產生的噪聲頻譜知識和系統(tǒng)阻抗知識，可以確定和調節(jié)設計的唯一暫態(tài)電流。

　　要測量工作條件下設計的噪聲頻譜，請使用頻譜分析儀或帶FFT的示波器。電源系統(tǒng)阻抗可以通過直接測量或仿真來確定，也可以通過這兩種方法的結合來確定，因為通常存在許多變量和未知量。

　　噪聲頻譜和阻抗都是頻率的函數(shù)。通過檢查每個頻率點的商，計算瞬態(tài)電流作為頻率的函數(shù)（式2-7）：

　　                     （式2-7）

　　利用數(shù)據表的最大電壓紋波值，可以確定所有頻率下所需的阻抗值。這就產生了一個目標阻抗作為頻率的函數(shù)。一個特殊設計的電容網絡可以容納特定設計的暫態(tài)電流。

　　5 故障排除

　　在某些情況下，適當?shù)脑O計工作提前完成，但噪聲問題仍然存在。這一節(jié)將介紹可能出現(xiàn)的問題和建議的解決方法。

　　可能性1：噪聲來自PCB上其他器件

　　有時接地和/或電源面在許多器件之間共享，并且來自未充分去偶器件的噪聲影響其他器件上的PDS。產生這種噪音的常見原因有：

　　RAM接口具有固有的高瞬態(tài)電流需求，這是由臨時周期爭用或高電流驅動器引起的

　　大型ASIC

　　當在這些器件上本地測量到不可接受的噪聲量時，應分析本地PDS和去偶組件網絡。

　　可能性2：平面、過孔或走線的寄生電感

　　有時去耦網絡的電容是足夠的，但是從電容到FPGA的路徑中有太多的電容。

　　可能的原因有：

• 　　錯誤的去耦電容器連接走線幾何或焊盤幾何

• 　　從電容器到FPGA的路徑太長

• 　　-和/或-

• 　　電源過孔中的電流路徑穿過非常厚的PCB堆疊

　　對于連接走線幾何和電容器接地幾何的不足，請檢查電流路徑的回路電感。如果去耦電容器的過孔與電路板上的電容焊點相隔幾毫米，則電流回路面積大于所需面積。

　　為了減少電流回路面積，過孔應直接放置在電容器焊盤上。千萬不要用一段走線將過孔連接到焊盤上。

　　其他幾何結構的改進包括焊盤中的通孔（焊盤下方的通孔），以及焊盤旁邊的通孔（通孔跨接焊盤，而不是放置在焊盤的末端）。雙通孔還改善了連接走線幾何結構和電容器接地幾何結構。

　　特別厚的電路板（>3.2毫米或127mil）具有具有更高寄生電感的通孔。

　　為了減小寄生電感，將關鍵的VCC/GND平面”三明治"移動到靠近FPGA所在的頂面，并將電容器放置在FPGA所在的頂面上。

　　可能性3: PCB中的I/O信號比需要的強

　　如果在改進PDS之后VCCO PDS中的噪聲仍然過高，則可以降低I/O接口轉換速率和/或驅動強度。這既適用于FPGA的輸出，也適用于FPGA的輸入。在嚴重的情況下，輸入到FPGA的過沖會使IOB箝位二極管反向偏置，從而將電流注入VCCO PDS。

　　如果VCCO上存在大量噪聲，則應降低這些接口的驅動強度，或使用不同的終端（在輸入或輸出路徑上）。

　　可能性4：I/O信號返回電流以次優(yōu)路徑傳輸

　　I/O信號返回電流也會導致PDS中的噪聲過大。對于一個設備傳輸?shù)絇CB（并最終傳輸?shù)搅硪粋€設備）的每個信號，都有一個相等且相反的電流從PCB流入設備的電源/接地系統(tǒng)。如果低阻抗返回電流路徑不可用，則使用不太理想的高阻抗路徑。當I/O信號返回電流流過不太理想的路徑時，PDS中會產生電壓變化，并且信號會被串擾破壞。這可以通過確保每個信號都有一個緊密間隔且完全完整的返回路徑來改善。糾正次優(yōu)回流路徑的方法：

　　通過驗證的連續(xù)返回電流路徑，將信號限制在較少的路由層。

　　為交流電流在基準面之間傳輸提供低阻抗路徑（發(fā)生層轉換的PCB位置處的高頻去耦電容器）。

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