6月30日，三星電子正式宣布采用GAAFET架構(gòu)的3nm制程芯片進入量產(chǎn)階段。
不出意外的話，臺積電的FinFET架構(gòu)3nm芯片將于今年下半年開始量產(chǎn)。
不過，雖然在同一年內(nèi)實現(xiàn)量產(chǎn)，但市場反響有很大差別，特別是在客戶方面，業(yè)界普遍不看好三星。
三星未公布首發(fā)客戶和產(chǎn)能規(guī)劃情況，但有報道稱其3nm客戶包括中國虛擬貨幣挖礦機芯片廠PanSemi和手機芯片大廠高通，但高通會視情況進行投片。
臺積電則呈現(xiàn)眾星捧月的態(tài)勢，蘋果應(yīng)該還是臺積電最大客戶，來自蘋果供應(yīng)鏈的消息，采用臺積電3nm芯片的首款產(chǎn)品可能是M2 Pro處理器，明年，新款iPhone專用A17應(yīng)用處理器，以及M2、M3系列處理器，都會導(dǎo)入臺積電3nm制程。
英特爾的新GPU會在明年采用臺積電的3nm制程，AMD的Zen 5架構(gòu)部份產(chǎn)品已確定采用臺積電3nm制程，不過要等到2024年。此外，英偉達、聯(lián)發(fā)科、高通、博通等大客戶，同樣會在2024年采用3nm制程量產(chǎn)各自的新產(chǎn)品。
雖然業(yè)界普遍看好臺積電，但就今年而言，確定采用該公司3nm制程量產(chǎn)芯片的也只有蘋果，其它公司大多要等到2024年，這樣一來，三星似乎還是有較多時間去爭取客戶的，相對于在7nm、5nm量產(chǎn)時的客戶爭奪戰(zhàn)而言，三星在3nm處的操作空間或許更大一些。
復(fù)雜的3nm制程工藝
臺積電3nm制程仍延用FinFET晶體管架構(gòu)，其主要優(yōu)勢在于可充分發(fā)揮EUV技術(shù)優(yōu)異的光學(xué)能力，以及符合預(yù)期的良率表現(xiàn)，減少光罩缺陷及制程堆棧誤差，并降低整體成本。
近兩年，臺積電為3nm（N3）制程量產(chǎn)做了很多準(zhǔn)備工作，不止今年量產(chǎn)的制程，該公司還為今后幾年要量產(chǎn)的3nm制程衍生了四種N3工藝，包括N3E，N3P，N3S和N3X，將在未來幾年內(nèi)陸續(xù)推出。這些N3變體旨在為超高性能應(yīng)用提供改進的工藝窗口、更高性能、更高的晶體管密度和增強的電壓。所有這些技術(shù)都將支持FinFlex，這是臺積電新推出的工藝技術(shù)，大大提高了設(shè)計靈活性，并允許芯片設(shè)計人員精確優(yōu)化性能、功耗和成本。
N3將在今年下半年量產(chǎn)，主要用于生產(chǎn)蘋果的手機和平板電腦處理器，不過，N3是為特定類型應(yīng)用量身定制的，它具有相對較窄的工藝窗口，在良率方面并不適合所有應(yīng)用。N3E則解決了這個問題，它提高了性能，降低了功耗，并增加了工藝窗口，從而提高了產(chǎn)量，但N3E的邏輯密度略有降低，與N5相比，N3E的功耗（在相同的性能和復(fù)雜性下）將降低34％或性能提高18％（在相同的功耗和復(fù)雜性下），并將邏輯晶體管密度提高1．6倍。總的來說，N3E比N3更通用。N3E的風(fēng)險生產(chǎn)在2022年第二或第三季度開始，量產(chǎn)時間定于2023年中期，預(yù)計商用N3E制程芯片將在2023年底或2024年初上市。
N3E之后，臺積電將在2024年推出N3P和N3S，該公司沒有透露與N3相比，這些增強版本將提供哪些改進。
對于那些無論功耗和成本如何都要超高性能的客戶，臺積電將提供N3X，除了支持高驅(qū)動電流和電壓，該公司沒有透露該節(jié)點的細節(jié)。
針對N3，臺積電推出了FinFlex技術(shù)。FinFlex允許芯片設(shè)計人員精確定制其構(gòu)建模塊，以實現(xiàn)更高的性能、更高的密度和更低的功耗?；贔inFET工藝，芯片設(shè)計人員可以在使用不同晶體管的不同庫之間進行選擇，當(dāng)開發(fā)人員需要以犧牲性能為代價來最小化芯片尺寸并節(jié)省功耗時，他們使用雙柵極單翅片鰭式FET（見下圖）。但是，當(dāng)他們需要在芯片尺寸和更高功耗的權(quán)衡下最大限度地提高性能時，他們會使用三柵極雙翅片晶體管，當(dāng)開發(fā)人員需要更平衡的參數(shù)時，他們可以使用雙柵極雙翅片鰭式FET。
目前，芯片設(shè)計人員必須使用一種晶體管類型，例如，CPU內(nèi)核可以使用3－2個FinFET來實現(xiàn)（如上圖所示），以使其運行得更快，或者使用2－1個FinFET來降低其功耗和占用空間，但它并不是所有情況的理想選擇，特別是3nm節(jié)點，使用起來會比現(xiàn)有技術(shù)更昂貴。
FinFlex技術(shù)允許芯片設(shè)計人員在一個模塊內(nèi)混合和匹配不同類型的FinFET，以精確定制性能、功耗和面積。對于像CPU內(nèi)核這樣的復(fù)雜結(jié)構(gòu)，這種優(yōu)化可以提高內(nèi)核性能，同時優(yōu)化芯片尺寸。FinFlex是優(yōu)化N3節(jié)點性能、功耗和成本的好方法，這項技術(shù)使FinFET的靈活性更接近于基于納米片的GAAFET，后者可提供可調(diào)節(jié)的通道寬度，以獲得更高的性能或更低的功耗。
三星方面，不同于臺積電FinFET架構(gòu)，該公司的3nm制程采用多橋通道場效晶體管（MBCFET）的GAAFET專利技術(shù)，能以更高效能和更小芯片尺寸來實現(xiàn)更佳的功耗表現(xiàn)。
三星3nm制程工藝分為兩代，目前量產(chǎn)的是3nm GAE，與5nm制程相比，降低了45％的功耗，減少16％的面積，提升了23％的性能。第二代3nm GAP工藝可以降低50％的功耗，提升30％的性能，面積減少35％，效果更好，預(yù)計2024年量產(chǎn)。
三星在2021年晶圓代工論壇中指出，與5nm制程相比，采用GAAFET架構(gòu)的3nm制程在功耗、性能和面積（PPA）方面所達到的優(yōu)化效益，與其第二代3nm制程相同。業(yè)界認為，三星量產(chǎn)的第一代3nm應(yīng)該未達到預(yù)期的制程微縮目標(biāo)，2023年量產(chǎn)的第二代3nm工藝才能算是真正的完整版本。
投巨資建設(shè)晶圓廠
與7nm、5nm相比，建設(shè)3nm制程晶圓廠所需的資金投入量更大，這方面，也只有三星、臺積電和英特爾這三家廠商能夠應(yīng)付得了。
以臺積電為例，該公司董事長劉德音曾經(jīng)表示，在3nm制程上，在南科廠的累計投資將超過 2萬億元新臺幣，目標(biāo)是3nm量產(chǎn)時，12英寸晶圓月產(chǎn)能超過60萬片。60萬片的月產(chǎn)能，這是一個非常驚人的數(shù)字，不過，在量產(chǎn)初期是達不到的，需要一個過程。據(jù)Digitimes報道，臺積電3nm制程芯片在2022年下半年開始量產(chǎn)，單月產(chǎn)能5．5萬片起，2023年，將達到10．5萬片。
臺積電在臺南科學(xué)園區(qū)有3座晶圓廠，分別是Fab 14廠、Fab 18廠和Fab 6廠，前兩座是12英寸晶圓廠，后一座是8英寸晶圓廠。Fab 18廠是5nm制程工藝的主要生產(chǎn)基地。而除了5nm工藝，臺積電3nm制程工藝的工廠，也建在臺南科學(xué)園區(qū)內(nèi)，他們在2016年就公布了建廠計劃，工廠靠近5nm制程工藝的主要生產(chǎn)基地Fab 18廠。臺積電針對3nm制程打造的Fab 18B廠開始進入量產(chǎn)后，包括Fab 18廠區(qū)的P7～P9廠的3nm晶圓廠興建計劃也已啟動。
三星方面，2020年初，該公司就開始其新建的V1晶圓工廠的大規(guī)模生產(chǎn)，成為業(yè)內(nèi)首批完全使用6LPP和7LPP制造工藝的純EUV生產(chǎn)線。而該工廠也是三星3nm制程的主陣地。V1晶圓廠位于韓國華城、毗鄰 S3。三星于2018年2月開始建造V1，并于2019 下半年開始芯片的測試生產(chǎn)。過去兩年里，該公司一直在擴大V1晶圓廠的產(chǎn)能規(guī)模，為3nm量產(chǎn)做準(zhǔn)備。
面對巨額投入，大廠也要精打細算
要想實現(xiàn)3nm制程量產(chǎn)，巨額投入是必不可少的，特別是購買相關(guān)設(shè)備的資金量巨大，即使是臺積電這樣的廠商也不得不精打細算。
為了控制成本，臺積電專門制定了EUV改善計劃，并改良EUV光刻機設(shè)計，以及導(dǎo)入先進封裝，以求更多客戶愿意采用3nm制程。
EUV設(shè)備耗電量是DUV的10倍。臺積電通過設(shè)備程序修正，將EUV光脈沖能量優(yōu)化，并重新設(shè)計反射結(jié)構(gòu)，有效提了3％反射率。臺積電還分析二氧化碳雷射系統(tǒng)放大器的運轉(zhuǎn)數(shù)據(jù)，采用變動頻率取代固定頻率的方式，提升了EUV設(shè)備5％的能源使用效率。這些工作主要就是針對3nm制程的。
另外，臺積電有望啟動EUV持續(xù)改善計劃（CIP），目的是增加芯片尺寸的同時，減少EUV光罩使用道數(shù)。以ASML的NXE：3600D為例，其價格高達1．4～1．5億美元，每小時可處理160片12英寸晶圓，4nm制程上，EUV光罩大約在14層之內(nèi)，而3nm制程將達到25層，導(dǎo)致成本暴增。
通過CIP，有望將光罩降至20層，雖然芯片尺寸將略為增加，但是有助于降低生產(chǎn)成本和晶圓代工報價。
除了制造，3nm芯片封裝也是一大挑戰(zhàn)，屆時，3D封裝技術(shù)將全面導(dǎo)入量產(chǎn)，同時，隨著3nm制程技術(shù)和成本的增加，Chiplet堆疊和封裝技術(shù)也將大面積鋪開。這些都使得臺積電需要投入更多的資源和精力。
正是因為存在這樣的狀況和趨勢，需要更多的合作。有媒體報道，臺積電已將2．5D封裝技術(shù)CoWoS（Chip On Wafer On Substrate）業(yè)務(wù)的部分流程（On Substrate，簡稱oS）外包給了OSAT廠商，主要集中在小批量定制產(chǎn)品方面。而類似的合作模式預(yù)計將在未來的3D IC封裝中繼續(xù)存在。
臺積電擁有高度自動化的晶圓級封裝技術(shù)，而oS流程無法實現(xiàn)自動化的部分較多，需要更多人力，而日月光（ASE）、硅品、安靠（Amkor）等頂尖OSAT廠商在oS流程處理方面的經(jīng)驗更多。
在封裝業(yè)務(wù)方面，臺積電最賺錢的是晶圓級SiP技術(shù)，如CoW和WoW，其次是FOWLP和InFO，而oS的利潤最低。由于Chiplet需求顯著增長，預(yù)計臺積電會將更多的低利潤封裝業(yè)務(wù)交給OSAT。
結(jié)語
3nm制程的復(fù)雜度比7nm和5nm更高，且對資金、人力等各種資源的要求更高，當(dāng)下，也只有三星和臺積電能夠延續(xù)這一游戲。
然而，三星的良率問題一直困擾著它，這也是之前7nm、5nm制程一直被臺積電壓制的主要原因，爭取在良率方面有質(zhì)的飛躍，從而贏得更多客戶的信心是三星必須解決的問題。
而面對三星的追趕，臺積電也是壓力山大，不進則退，該公司每年都在增加資本支出，其中一大部分都是用于最先進制程工藝的研發(fā)和晶圓廠建設(shè)。不過，這樣的高投入是否能夠長期延續(xù)下去，還要畫一個問號。未來，在投入新技術(shù)研發(fā)和成本控制之間的平衡，或許會成為一個越來越重要的課題。
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