在FPGA設(shè)計(jì)開發(fā)中，很多場(chǎng)合會(huì)遇到同一根信號(hào)既可以是輸入信號(hào)，又可以是輸出信號(hào)，即IO類型（Verilog定義成inout）。
對(duì)于inout型的信號(hào)，我們既可以使用FPGA原語來實(shí)現(xiàn)，也可以使用Verilog代碼來實(shí)現(xiàn)。下面將介紹在Xilinx 7系列FPGA上兩種實(shí)現(xiàn)方式的差別和注意點(diǎn)。
1.FPGA原語實(shí)現(xiàn)
首先，我們編寫的代碼如下：
該代碼通過原語IOBUF實(shí)現(xiàn)IO功能，使用Vivado編譯后的原理圖如下圖所示?？梢钥吹絀OBUF內(nèi)部由OBUFT和IBUF原語構(gòu)成。
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