眾所周知，芯片都是由晶體管組成的，晶體管越多，芯片性能越強。

而每一代工藝的進(jìn)步，其實最終都是為了在有限的芯片面積中，塞進(jìn)更多的晶體管。而所謂的XX納米工藝，其實最終代表的是也晶體管與晶體管之間的距離遠(yuǎn)近（實際XX納米不是指晶體管間的距離）。

但當(dāng)芯片工藝進(jìn)入到3nm時，要再微縮晶體管之間的距離就越來越難了，因為太近了會有短溝道效率，導(dǎo)致性能不穩(wěn)定，漏電，功耗大，發(fā)熱大等。

另外硅原子本身也是有大小的，不可能無限縮小，大家認(rèn)為硅基芯片的極限在1nm，無法大規(guī)模量產(chǎn)比1nm工藝還先進(jìn)的芯片。

在這樣的情況下，如何提升芯片的性能呢？那就要通過其它的辦法了，比如先進(jìn)的封裝技術(shù)，比如將晶體管的平面排列，變成上下排列，類似于NAND閃存的128層、232層堆疊一樣，這樣提升晶體管的密度，從而提升性能。

而近日，復(fù)旦大學(xué)研究團(tuán)隊公布了一項新技術(shù)，這種新技術(shù)，可以在芯片工藝不變的情況下，讓器件集成密度翻倍。

研究人員創(chuàng)新地設(shè)計出了一種晶圓級硅基二維互補疊層晶體管，可以在相同的工藝節(jié)點下，實現(xiàn)器件集成密度翻倍，從而獲得卓越的電學(xué)性能。

簡單的來講，將這項技術(shù)應(yīng)用于芯片上，可以讓芯片內(nèi)部晶體管密度翻倍，從而實現(xiàn)性能提升。

如上圖所示，臺積電的10nm工藝時，晶體管密度是0．53億個每平方毫米，而7nm時，達(dá)到了0．97億個每平方毫米，密度相當(dāng)于翻倍。

但如果用上這種技術(shù)，就算是臺積電10nm工藝的芯片，其晶體管密度也相當(dāng)于7nm，相當(dāng)于7nm的芯片了。

我們還可以說得更直白一點，目前中芯還是14nm工藝，其晶體管密度大約是0．3億個每平方毫米，如果使用上這項技術(shù)，則能達(dá)到0．6億個每平方毫米。

達(dá)到這個密度后，就相當(dāng)于三星8nm左右的水平，比7nm落后一點，但比10nm強一點，是不是很厲害？

如果本身是10nm工藝，通過這一技術(shù)后，能達(dá)到7nm／6nm的水平了，這就可以繞過繞過 EUV 工藝，直接進(jìn)入10nm以下了。

目前相關(guān)成果已經(jīng)發(fā)表于《自然 — 電子學(xué)》雜志上，大家感興趣可以去看一看，同時希望這項技術(shù)，趕緊應(yīng)用起來，那么中國芯又多了一條突圍的路徑了。

更多信息可以來這里獲取==>>電子技術(shù)應(yīng)用-AET<<