1 極化信號(hào)采集和處理" title="采集和處理">采集和處理系統(tǒng)電路的設(shè)計(jì)
1.1 電路設(shè)計(jì)概況
??? 電路提供了極化采集和處理的硬件平臺(tái)。功能單元包括：采樣和校正、極化特征參數(shù)" title="特征參數(shù)">特征參數(shù)計(jì)算單元、虛擬極化加權(quán)單元、極化檢測(cè)單元、總控單元以及PCI接口等。
??? 電路實(shí)現(xiàn)框圖如圖2、圖3所示。該電路的特點(diǎn)是功能模塊化、邏輯編程控制。多DSP（4片TMSC5402）同時(shí)工作，靈活方便地實(shí)現(xiàn)各種極化算法。

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1.2 采集和幅相校正
??? 極化信號(hào)的采集要求四路信號(hào)保持良好的幅相一致性。因此四路信號(hào)經(jīng)過(guò)信號(hào)調(diào)理和AD采樣后，在CPLD1中做FIR幅相校正。修正包括天線(xiàn)通道在內(nèi)的通道不一致以及正交垂直度的誤差。
1.3 總線(xiàn)開(kāi)關(guān)和DSP數(shù)據(jù)共享
??? 四路數(shù)字化的IQ信號(hào)存放在乒乓存儲(chǔ)的DPRAM中,由CPLD做總線(xiàn)開(kāi)關(guān)切換邏輯，使極化數(shù)據(jù)可以被DSP1和DSP2單元分時(shí)共享。
1.4 極化特征參數(shù)估算單元(DSP2)
??? 該單元利用采集到的極化數(shù)據(jù),估算目標(biāo)或者雜波的特征極化。采用TI公司的C5402DSP完成。TMS320C54x系列是TI公司TMS320 DSP家族中的一個(gè)定點(diǎn)DSP系列。該系列采用16位先進(jìn)的修正哈佛總線(xiàn)結(jié)構(gòu)，內(nèi)建具有高度并行性的邏輯算術(shù)單元、專(zhuān)用硬件邏輯、豐富的片上" title="片上">片上外設(shè)以及多種片上存儲(chǔ)器組織，由于采用6級(jí)深度的指令流水線(xiàn)，大大提高了程序的執(zhí)行。基本參數(shù)如下：時(shí)鐘頻率100MHz，單指令周期10ns，片上雙口RAM(DARAM)16K字，片上ROM 4K字。數(shù)據(jù)/程序空間為64K/64K字，還有6個(gè)DMA通道。DSP2讀取數(shù)字化的極化數(shù)據(jù)，并判別如在工作窗口之內(nèi)，則啟動(dòng)估算程序。估算出的目標(biāo)或雜波的特征極化，送到DPRAM中，由DSP1單元讀走。
1.5 幅相加權(quán)單元(DSP1)
??? 該單元對(duì)采集的極化數(shù)據(jù)進(jìn)行虛擬加權(quán)處理。權(quán)系數(shù)來(lái)自于極化特征參數(shù)估算單元（DSP2）。加權(quán)運(yùn)算后的數(shù)據(jù)通過(guò)FIFO緩存以后，DA輸出。另外也可以送到下一個(gè)DSP單元做極化檢測(cè)等處理。
1.6 極化檢測(cè)和合并單元（DSP3）
??? 該單元接收經(jīng)過(guò)DSP1單元做極化濾波處理的極化數(shù)據(jù),做極化檢測(cè)算法驗(yàn)證。同時(shí)做點(diǎn)跡合并，送到FIFO緩存。通過(guò)PCI接口送到顯控" title="顯控">顯控計(jì)算機(jī)，顯示極化運(yùn)算效果。該單元也采用C5402DSP完成。
1.7 總控單元（DSP4）
??? 該單元是整個(gè)電路的總控。傳達(dá)顯控計(jì)算機(jī)的操作模式指令到各個(gè)分單元。觀察窗口的建立、按方位排序和取消等工作也由該單元完成。另外，極化參數(shù)估算單元的結(jié)果也通過(guò)該單元送到DPRAM中緩存。顯控計(jì)算機(jī)通過(guò)PCI接口讀取極化參數(shù)。該單元采用TI TMS C5402完成。
1.8? PCI接口
??? PCI接口采用PLX9054實(shí)現(xiàn)。采用C模式。顯控計(jì)算機(jī)讀寫(xiě)FIFO和DPRAM，實(shí)現(xiàn)傳達(dá)工作模式控制極化參數(shù)讀取以及極化處理后數(shù)據(jù)讀取的任務(wù)。
1.9? SDC方位單元
??? 該單元接收雷達(dá)自整角機(jī)送來(lái)的400Hz方位信號(hào),通過(guò)SDC模塊轉(zhuǎn)換成數(shù)字量。CPLD對(duì)SDC模塊做邏輯控制和方位數(shù)字量的緩存。方位信息一路送到PCI接口給顯控計(jì)算機(jī);一路送到DSP2單元，判斷方位是否進(jìn)入預(yù)定的工作窗口。
1.10? 邏輯控制
??? 板上所有邏輯均由CPLD或者FPGA控制。靈活方便，易于修改。
2 幾個(gè)難點(diǎn)問(wèn)題的設(shè)計(jì)
2.1總線(xiàn)開(kāi)關(guān)實(shí)現(xiàn)多DSP共享數(shù)據(jù)
??? 圖4方法用的芯片多，對(duì)板上的譯碼控制、印制板走線(xiàn)都帶來(lái)困難。設(shè)計(jì)采用了總線(xiàn)切換和乒乓讀的方式見(jiàn)圖5,用一片CPLD實(shí)現(xiàn)兩個(gè)DSP對(duì)一組數(shù)據(jù)的分享。

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??? 方法是DSP1先讀上面兩片DPRAM，與此同時(shí)，DSP2讀下面兩片DPRAM。也就是DSP1數(shù)據(jù)總線(xiàn)掛在上面兩片DPRAM上，DSP2數(shù)據(jù)總線(xiàn)掛在下面兩片DPRAM上。當(dāng)DSP1讀完后發(fā)信號(hào)SW_EN1置1申請(qǐng)交換。同樣，DSP2讀完后也發(fā)SW_EN2置1申請(qǐng)交換。如果SW_EN1和SW_EN2均為1，即可以交換，DSP1數(shù)據(jù)線(xiàn)掛在下兩片DPRAM，而DSP2數(shù)據(jù)線(xiàn)掛在上兩片DPRAM上。實(shí)現(xiàn)兩個(gè)DSP共享交叉讀一組雙口RAM數(shù)據(jù)。注意：切換發(fā)生后，產(chǎn)生一個(gè)信號(hào)SW_BUS,兩個(gè)DSP各自采樣到這個(gè)信號(hào)，表示可以讀另外兩片DPRAM的數(shù)據(jù)了。從時(shí)序圖6上可以看到，總線(xiàn)切換后，有20ns左右的不穩(wěn)定期。所以在收到SW_BUS信號(hào)為1時(shí)，DSP要延時(shí)20ns再讀另外的兩片DPRAM。也就是DSP讀操作前加兩個(gè)NOP指令。

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2.2 多DSP時(shí)序配合
??? 系統(tǒng)上有4片DSP，各DSP均以雷達(dá)重復(fù)脈沖為工作節(jié)拍產(chǎn)生中斷，各分系統(tǒng)任務(wù)在一個(gè)雷達(dá)中斷中完成。每個(gè)DSP處理數(shù)據(jù)的流程都是：讀數(shù)、處理、輸出。當(dāng)DSP用到前面DSP處理后的數(shù)時(shí)，要比前面的DSP工作節(jié)拍慢一個(gè)中斷周期。如圖7，DSP1處理第n周期時(shí)，DSP3在處理第n-1周期的數(shù)。DSP3接收DSP1處理后的放在FIFO中的數(shù)據(jù)，DSP3處理的數(shù)據(jù)和DSP1處理的數(shù)據(jù)時(shí)間上相差一個(gè)中斷時(shí)間，也就是一個(gè)雷達(dá)脈沖周期。

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