全球電子設計創(chuàng)新領導廠商Cadence設計系統(tǒng)公司(納斯達克: CDNS)，今天公布了對CadenceR AllegroR 以及OrCADR 系列產品的一次全方位的改良，目標是通過新特點和新功能來提高性能與效率。作為Cadence SPB 16.2產品發(fā)布的一部分，這種新技術有助于為PCB設計提供更短、更具可預測性的設計周期" title="設計周期">設計周期。對于使用高密度" title="高密度">高密度互連（HDI）的設計師來說，該技術實現(xiàn)了重大改進，它對于高端消費電子市場的客戶價值尤其明顯，同時也適合計算技術、網絡技術等領域，這些領域的用戶一直在尋找一種約束驅動的的HDI設計流程" title="設計流程">設計流程。?
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在Allegro PCB 中為HDI設計引入的新技術包含了新的目標、大量面向微過孔" title="過孔">過孔的全新規(guī)則以及改良的過孔轉換使用模型，并且對整個PCB設計流程進行了改動，實現(xiàn)全面的約束驅動HDI設計流程。 為了提高協(xié)同設計效率，設計分割也經過了改良，加入了新功能，可以將設計進行橫向分割，并添加了軟邊界，讓用戶更高效地并行工作，進一步縮短了設計周期。?
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“NVIDIA設計需要一個能夠提供強大約束驅動的PCB設計流程的PCB設計解決方案，”NVIDIA系統(tǒng)設計部高級經理Greg Bodi說，“擁有約束驅動流程驅動的HDI功能對我們而言，是非常必要的，這樣才能滿足我們迅速上市的目標。通過Allegro PCB 16.2版本對HDI設計的大幅強化，我們預計，在設計中可以將PCB布局設計周期時間最多縮短了25%。”?
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使用Allegro PCB SI，用戶可以迅速而精確地模擬和確認BER匹配性，使用全新的高級眼圖掩模功能、新的全波電磁場仿真器，客戶可以縮短他們的上市時間，并為存在高頻信號的設計降低開發(fā)成本，例如PCI Express 2.0、SATA II、SAS II等。此外，Allegro PCB SI還為可互操作性、多供應商的IBIS 5.0 AMI兼容型模型提供了仿真支持。?
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“BGA引腳間距的不斷縮小，迫使很多市場領域的客戶在他們的設計中使用高密度互連，”Cadence產品營銷部主管Steve Kamin說，“Cadence在約束驅動的PCB設計流程方面已經有多年的豐富經驗，但客戶還需要HDI功能。通過SPB 16.2版本的重大改良，如今Cadence可以同時提供了兩種功能，我們的一些客戶已經看到了我們約束驅動的HDI設計流程的好處。這些改進，再加上其它的眾多優(yōu)勢，使其成為對PCB設計師而言非常重要的版本。”?
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通過這個新版本中引入的Group Editing 和Snap功能，用戶能夠快捷、準確地實現(xiàn)RF電路的復用、修改和定位。使用新增加的布局驅動RF PCB設計能力，用戶可以不再需要為添加到布局中的RF電路元件手動更新原理圖。結合經改良的雙向集成與Agilent的ADS環(huán)境，Allegro PCB RF讓用戶可以縮短創(chuàng)建混合信號數(shù)字-模擬-RF設計的時間。?
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SPB 16.0版本在改良Allegro和OrCAD PCB編輯器的易用性" title="易用性">易用性方面，進行了大量的投入。此次更新版本繼續(xù)強調改進Allegro系列所有產品的易用性，無論是前端的設計創(chuàng)建工具，還是后端的PCB布局工具。?
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OrCAD Capture提高了生產力和可用性，包含了一種更新的圖形用戶界面，改良了搜索功能，并且有設計內FPGAs的新功能。全新的FPGA設計內功能包括有創(chuàng)建分割符號、為領先的FPGA供應商工具導入和導出FPGA引腳分配、以及改進易用性讓FPGAs支持ECO工藝。?
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最后，工程師可以為設計中重要的高速網絡指定和嵌入物理與定距約束，提高一次性成功的可能性，同時避免了過去依靠口頭、電子郵件與電子數(shù)據(jù)表的易于出錯的交流方式。這樣可以幫助縮短設計周期，消除硬件設計師與PCB布局設計師之間不必要的迭代。?
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??? 作為規(guī)則驅動的自動的HDI設計流程，下圖顯示了Allegro PCB以及IC封裝設計/SiP產品提供的過孔推擠和動態(tài)淚滴添加功能。
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