隨著系統(tǒng)設計復雜性和集成度的大規(guī)模提高，電子系統(tǒng)設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經(jīng)達到或者超過50MHZ，有一大部分甚至超過100MHZ。目前約80% 的設計的時鐘頻率超過50MHz，將近50% 以上的設計主頻超過120MHz，有20%甚至超過500M。
當系統(tǒng)工作在50MHz時，將產(chǎn)生傳輸線效應和信號的完整性問題；而當系統(tǒng)時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統(tǒng)方法設計的PCB將無法工作。因此，高速電路信號質(zhì)量仿真已經(jīng)成為電子系統(tǒng)設計師必須采取的設計手段。只有通過高速電路仿真和先進的物理設計軟件，才能實現(xiàn)設計過程的可控性。
傳輸線效應
基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。
· 反射信號Reflected signals
· 延時和時序錯誤Delay & Timing errors
· 過沖(上沖/下沖)Overshoot/Undershoot
· 串擾Induced Noise (or crosstalk)
· 電磁輻射EMI radiation
1 反射信號
在高速電路中,信號的傳輸如上圖所示,如果一根走線沒有被正確終結(jié)(終端匹配)，那么來自于驅(qū)動端的信號脈沖在接收端被反射，從而引發(fā)不可預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結(jié)果，還會造成整個系統(tǒng)的失敗。
反射信號產(chǎn)生的主要原因：過長的走線；未被匹配終結(jié)的傳輸線，過量電容或電感以及阻抗失配。
2 延時和時序錯誤
信號延時和時序錯誤表現(xiàn)為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。
通常在有多個接收端時會出現(xiàn)問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產(chǎn)生的原因：驅(qū)動過載，走線過長。
3 過沖
過沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。
4 串擾
串擾表現(xiàn)為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。
信號線距離地線越近，線間距越大，產(chǎn)生的串擾信號越小。異步信號和時鐘信號更容易產(chǎn)生串擾。因此解串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。
5 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現(xiàn)為當數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數(shù)和邊界條件設置又很困難，這將直接影響仿真結(jié)果的準確性和實用性。最通常的做法是將控制EMI的各項設計規(guī)則應用在設計的每一環(huán)節(jié)，實現(xiàn)在設計各環(huán)節(jié)上的規(guī)則驅(qū)動和控制。
避免傳輸線效應的方法
針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。
1 嚴格控制關鍵網(wǎng)線的走線長度
如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題。現(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用CMOS或TTL電路進行設計，工作頻率小于10MHz，布線長度應不大于7英寸。工作頻率在50MHz布線長度應不大于1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對于GaAs芯片最大的布線長度應為0.3英寸。如果超過這個標準，就要通過軟件仿真來定位走線.走線的精確長度需物理軟件(如:PADS等)控制.
2 合理規(guī)劃走線的拓撲結(jié)構(gòu)
解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結(jié)構(gòu)。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓撲結(jié)構(gòu)，即菊花鏈(Daisy Chain)布線和星形(Star)分布。
對于菊花鏈布線，布線從驅(qū)動端開始，依次到達各接收端。如果使用串聯(lián)電阻來改變信號特性，串聯(lián)電阻的位置應該緊靠驅(qū)動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1
星形拓撲結(jié)構(gòu)可以有效的避免時鐘信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特征阻抗相匹配。這可通過軟件仿真計算，得到特征阻抗值和終端匹配電阻值。
3 抑止電磁干擾的方法
很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術"Build-up"設計做PCB來實現(xiàn)。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn) ，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對走線的拓撲結(jié)構(gòu)有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流回路減小，提高電磁兼容特性。
4 其它可采用技術
為減小集成電路芯片電源上的電壓瞬時過沖，應該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。
當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。
如果沒有電源層，那么長的電源連線會在信號和回路間形成環(huán)路，成為輻射源和易感應電路。
走線構(gòu)成一個不穿過同一網(wǎng)線或其它走線的環(huán)路的情況稱為開環(huán)。如果環(huán)路穿過同一網(wǎng)線其它走線則構(gòu)成閉環(huán)。兩種情況都會形成天線效應(線天線和環(huán)形天線)。天線對外產(chǎn)生EMI輻射，同時自身也是敏感電路。閉環(huán)是一個必須考慮的問題，因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比。
要具體實施以上所有的經(jīng)驗方法,人工計算是無法完成的,通過軟件仿真和EDA軟件控制。