1 任意波形發(fā)生器的FPGA" title="FPGA">FPGA實現(xiàn)

　　系統(tǒng)框架如圖1所示，上位機產(chǎn)生任意波形數(shù)據(jù)，經(jīng)USB2．0控制器CY7C68013A與FPGA(現(xiàn)場可編程門陣列)相連。將數(shù)據(jù)下載到FPGA的RAM當(dāng)中，再通過硬件電路依次從波形存儲器中讀取出來，經(jīng)D／A轉(zhuǎn)換及濾波后得到所需信號波形輸出。

　　關(guān)于DDS的基本原理與結(jié)構(gòu)在這里就不再加以闡述，用FPGA按照DDS的基本原理和結(jié)構(gòu)設(shè)計和實現(xiàn)一個任意波形發(fā)生器，所以DDS的幾個基本部分都是應(yīng)當(dāng)具備的。實現(xiàn)任意波形發(fā)生的關(guān)鍵在于把存放波形量化表的ROM換成了可以改寫的RAM，這樣通過與RAM的接口可以改變存放在波形RAM中的數(shù)據(jù)從而實現(xiàn)任意波形發(fā)生。這里主要介紹控制部分、相位累加器、波形RAM幾個模塊來敘述任意波形發(fā)生器的實現(xiàn)。

　　1．1 控制部分

　　這個部分主要是要解決DDS模塊與單片機的接口問題。在FPGA的實現(xiàn)中，主要設(shè)計了2個模塊，一個是輸入寄存器模塊，為了接收單片機寫入的頻率控制字。另外一個是地址分配模塊，這樣單片機就可以通過不同的地址來選通FPGA各個模塊工作。設(shè)計中DDS采用了32位的相位累加器。這樣對于一個頻率控制字，單片機要分4次分別寫入4個字節(jié)；基于這樣的要求，設(shè)計了輸入寄存器模塊如圖2，這個部分主要是要解決DDS模塊與單片機的接口問題。

　　din[7．．0]是該模塊與單片機數(shù)據(jù)線的接口，clr是低電平異步清零，en是高電平使能，elk為數(shù)據(jù)寫入時鐘，dout[31．．O]是寄存器輸出的32位頻率控制字。該模塊工作過程為：當(dāng)en為高電平，clr也為高電平時，elk的上升沿將輸入的8位數(shù)據(jù)鎖存進(jìn)該模塊中，當(dāng)鎖存完4個字節(jié)的數(shù)據(jù)后，自動將該4個字節(jié)的數(shù)據(jù)按照先寫入的在高位的順序組合成一個32 bit的數(shù)據(jù)輸出到dout[31．．0]。

　　該模塊的功能仿真圖如圖3所示，看到當(dāng)clr=‘1’并且en=‘1’時，經(jīng)過4個時鐘，dout上將前4個時鐘的值‘00’、‘01’、‘02’、‘03’組成32位的‘00010203’數(shù)值輸出在dout上。

　　地址分配模塊采用一個3／8譯碼器來實現(xiàn)地址選通的功能，如圖4所示。

　　由于累加器的清零是當(dāng)“clr”=1的時候，所以在與門后加一個反相器，而頻率寄存器清零的條件是“clr”=0，所以，就可以直接與門后相連即可。3／8譯碼器的使能端接VCC，G2AN和G2BN連起來接CS，作為整個任意波形發(fā)生器模塊的片選信號，當(dāng)?shù)碗娖降臅r候選中，各模塊才開始工作。

　　地址鎖存模塊主要解決單片機P0口的分時復(fù)用問題。本設(shè)計選用的單片機為51系列單片機，其PO口既作為數(shù)據(jù)口，又作為地址總線的低8位，因此在使用時，需要將地址信號從分時復(fù)用的地址／數(shù)據(jù)總線中分離出來。本設(shè)計選用8D鎖存器7415373來作為地址鎖存器。當(dāng)74LS373用作為地址鎖存器時，應(yīng)使OEN為低電平導(dǎo)通輸出，此時，鎖存使能端G為高電平時，輸出Q1～Q8狀態(tài)與輸入D1～D8狀態(tài)相同；當(dāng)G發(fā)生負(fù)跳變時，輸入端數(shù)據(jù)D1～D8鎖入Q1～Q8。因此在使用74LS373時，51單片機的ALE信號可以直接與74LS373的G相連。

　　1．2 相位累加器設(shè)計

　　相位累加器用于對輸入頻率控制字進(jìn)行累加運算，輸入頻率控制字決定輸出信號的頻率和頻率分辨率。因此相位累加器是整個DDS性能的關(guān)鍵部分。傳統(tǒng)的相位累加器是用1個加法器加1個D觸發(fā)器組成，調(diào)用其中的1個宏模塊設(shè)置成32位數(shù)據(jù)相加，再加另一個32位的宏模塊，就可以組成相位累加器。它在QuartusII軟件中的最高編譯頻率只有262．12 MHz，顯然不能滿足設(shè)計要求。其時序仿真如圖5所示。

　　通過仿真，當(dāng)直接采用32 bit累加器的時候系統(tǒng)時鐘最大只能達(dá)到大約25 MHz，顯然是達(dá)不到要求的。從設(shè)計上看，它實質(zhì)上是一個帶反饋的32位加法器，把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從單片機傳來的頻率控制連續(xù)相加，產(chǎn)生有規(guī)律的32位相位地址碼。一般位數(shù)小的累加器可以通過FPGA中的進(jìn)位鏈得到快速高效的電路，但是進(jìn)位鏈必須位于臨近的LE(邏輯單元)或LAB(邏輯陣列塊)中，長的進(jìn)位鏈會減少供其他邏輯使用的布線資源，同時過長的進(jìn)位鏈也會制約系統(tǒng)頻率的提高，所以進(jìn)位鏈不能太長。因此，在相位累加器的設(shè)計中，要解決的難題是設(shè)法提高工作速度。為了解決速度難題，需從兩個方面進(jìn)行改進(jìn)。

　　1．2．1 改進(jìn)的流水線結(jié)構(gòu)

　　在時序電路設(shè)計中為了提高速度，流水線結(jié)構(gòu)是一種常用的設(shè)計方法。對于累加器來講，流水線結(jié)構(gòu)就是把一個位數(shù)很長的加法拆分成N個位數(shù)較短的加法，在N個時鐘周期內(nèi)做完然后輸出運算結(jié)果，N就是流水線的級數(shù)。采用流水結(jié)構(gòu)以后由于加法器的字長變短了，對于FPGA來講加法器字長變短對工作頻率的提高是相當(dāng)可觀的。當(dāng)然，流水結(jié)構(gòu)的使用并不能無限制地提高電路的工作速度。因此對于不同的器件來說，采用多少級流水對性能的提升比較大這個要經(jīng)過仿真實驗才能得到一個比較肯定的值。

　　本文運用流水線結(jié)構(gòu)對相位累加器進(jìn)行設(shè)計，當(dāng)m=8、n=4的情況下，相位累加器的工作頻率是最高的，達(dá)到了約70 MHz。但是為了進(jìn)一步提高工作頻率，還需要結(jié)合下面的并行進(jìn)位方法。

　　1．2．2 并行進(jìn)位加法器

　　DDS累加器電路的設(shè)計采用了流水線結(jié)構(gòu)，由8級4位加法器完成對32位控制字的累加。32位累加器的結(jié)果在送入相位幅度變化電路時，進(jìn)行了高位截斷，只取高12位數(shù)據(jù)進(jìn)行查表。因而，在8級的流水線結(jié)構(gòu)中，前5級4位加法器實際上只貢獻(xiàn)了進(jìn)位，在設(shè)計時，前4級加法器采用了超前進(jìn)位鏈，而高位加法器不僅要給出進(jìn)位值，還要獲得加法的結(jié)果，因此采用了QuartusII自帶的宏模塊結(jié)構(gòu)。通過每一位的Pi、Gi和Ci-1值很容易求得該位進(jìn)位值Ci。再與該位的和(Ai+Bi)相異或就得到最后的結(jié)果Si。即

　　采用上述結(jié)構(gòu)，極大地提高了累加器的工作速度，其功能仿真圖如圖6所示，從圖中可以看出，此4 bit超前進(jìn)位加法器完全滿足4位全加器的邏輯功能。

　　下面就將前5級采用超前進(jìn)位加法器的32位累加器和宏模塊中調(diào)用的4位全加器組成的32位相位累加器性能進(jìn)行比較。

　　普通流水線累加器的模塊是由4位D觸發(fā)器，5位D觸發(fā)器和4位全加器作為基本元件，采用原理圖輸入的方法設(shè)計FPGA的流水線累加器。該模塊的設(shè)計參照流水線累加器結(jié)構(gòu)進(jìn)行，不同之處在于：由于相位累加器只用高位尋址，所以低位上為了和高位結(jié)果同時輸出而做延時作用的D觸發(fā)器件均被去掉了。這樣做的結(jié)果是，相位累加器輸出的低20位會因為提前輸出而混亂，但是由于高12位的輸出一定是正確的，這樣做既節(jié)省了資源，對結(jié)果又沒有任何影響。仿真結(jié)果證明假如不用流水線結(jié)構(gòu)，32 bit相位累加器工作頻率最高達(dá)到約25 MHz。消耗的資源是82個LEs，而用了8級流水線結(jié)構(gòu)后，編譯工作頻率最高達(dá)到了約317．79 MHz，資源消耗為186個LEs?？梢娫谫Y源上的消耗換來了在性能上的極大提高。

　　流水線累加器的時序仿真如圖7所示：可以看出當(dāng)輸入數(shù)據(jù)確定后，輸出結(jié)果要經(jīng)過8個時鐘周期的延時后輸出，這是因為采用了8級流水結(jié)構(gòu)。采用多少級流水結(jié)構(gòu)，輸出就會延時多少個周期。同時也說明，對于輸入數(shù)據(jù)切換來說，該系統(tǒng)會有8個時鐘周期的延時，這是累加器采用流水線結(jié)構(gòu)所不可避免的后果。事實上目前許多DDS專用芯片由于也采用流水線結(jié)構(gòu)，所以本身也存在這樣的問題。由于8個時鐘周期的延時與系統(tǒng)時鐘相比，實際上還是很小的，在一般的應(yīng)用場合下也是可以接受的。由于輸出的低20位未用，被省略了，只用了輸出的高12位，所以仿真波形中只有高12位的輸出結(jié)果。從輸出結(jié)果來看，高12位的輸出值是沒有錯誤的，與設(shè)計思想吻合。

　　下面介紹超進(jìn)位流水線累加器的構(gòu)成，比較流水線累加器內(nèi)部結(jié)構(gòu)圖和超前進(jìn)位加法器的32位相位累加器的結(jié)構(gòu)圖，可以看出兩個圖的區(qū)別，經(jīng)過編譯以后的報告如圖8所示，可以看出經(jīng)過改進(jìn)后，編譯的最大工作頻率提高到了336．7 MHz。比單純的流水線累加器提高了將近20 MHz。

　　圖9是其時序仿真圖，從圖上可以看出，其值完全和功能仿真一致。

　　1．3 雙口RAM設(shè)計

　　在設(shè)計波形存取電路時，首先應(yīng)確定波形RAM的深度和字長。波形RAM的深度和字長與很多因素有關(guān)系。存儲器內(nèi)部存儲的是一個或N個整周期的標(biāo)準(zhǔn)波形數(shù)據(jù)，存儲器容量越大，存儲的被采樣波形點數(shù)就越多，采樣效果就越好。存儲器的讀取速度是產(chǎn)生高頻波形的重要保證，讀取速度必須滿足相位累加器的累加速度，這樣才能保證直接數(shù)字合成過程的正常進(jìn)行。同時，為了保證整個速度的同步性，選用一種同步RAM也是很必要的。

　　首先要確定波形RAM的深度和字長，由于任意波形發(fā)生器設(shè)計中選擇的DAC的字長是12位，很明顯波形RAM的字長也應(yīng)該是12位；由于選擇的地址線位數(shù)為12位(即相位累加器輸出的高12位)，尋址空間為4 K(4 096)個單元，即RAM存儲空間應(yīng)為4 096x12 bit=49 152 bits，由于本設(shè)計所選擇的FPGA內(nèi)部RAM最大可配置為119 808 bits，完全可以滿足49 152 bits的RAM空間設(shè)計。所以波形RAM設(shè)計為字長12位，地址線12位。針對任意波形發(fā)生器與普通DDS的不同，波形RAM的設(shè)計主要要求RAM具有讀寫兩個端口，這樣可以通過兩套地址系統(tǒng)，方便地進(jìn)行RAM內(nèi)容更新，即對RAM的寫操作；波形幅度量化數(shù)據(jù)的輸出，即對RAM的讀操作。結(jié)合ALTERA公司FPGA的特點，選擇了EP2C5F256C6這個芯片內(nèi)部的雙口RAM來實現(xiàn)這個功能，如圖10所示。

　　芯片內(nèi)部的雙口RAM具有讀地址和寫地址兩組地址線，數(shù)據(jù)線也分成了讀數(shù)據(jù)線和寫數(shù)據(jù)線兩組。這樣波形RAM的設(shè)計就非常簡單了，將寫數(shù)據(jù)線、寫地址線和單片機的數(shù)據(jù)線、地址線相連，用單片機更新RAM中的數(shù)據(jù)；將讀地址線和讀數(shù)據(jù)線分別與相位累加器的輸出和DAC的數(shù)據(jù)輸入相連，讀數(shù)據(jù)線上即輸出了波形幅度量化數(shù)據(jù)。

　　2 結(jié)束語

　　本文詳細(xì)闡述了產(chǎn)生任意波形數(shù)據(jù)和基于FPGA的硬件設(shè)計部分，以QuartusⅡ8．O軟件平臺作為開發(fā)工具，選用CycloneII" title="CycloneII">CycloneII系列的EP2C5-F256C6 FPGA芯片實現(xiàn)DDS結(jié)構(gòu)中的數(shù)字部分，其中相位累加器是DDS的核心部件，重點闡述了相位累加器部分的設(shè)計，采用8級流水線結(jié)構(gòu)借助前5級的超前進(jìn)位模塊，編譯的最高工作頻率，由317．97 MHz提高到336．7 MHz，采用此種設(shè)計方法，節(jié)約了成本，縮短了開發(fā)周期，具有可行性。