隨著無線通信頻帶資源的日益緊張，研究和設計自適應信道調(diào)制技術體制是建立寬帶移動通信網(wǎng)絡的關鍵之一。在寬帶CDMA系統(tǒng)中的前向和上行鏈路都使用的QDPSK(四相相對相位調(diào)制)技術它是一種寬帶和功率相對高效率的信道調(diào)制技術，因此在自適應信道調(diào)制技術中得到了較多應用。四相相對相位調(diào)制和解調(diào)，大多采用計算機仿真實現(xiàn)或者理論算法研究，具體應用電路較少。CPLD(復雜可編程邏輯器件)采用E2CMOS工藝制作，一般由3種可編程電路組成，即可編程邏輯宏單元，可編程輸入／輸出單元和可編程內(nèi)部連線。它可利用EDA技術中的MAX+PLUSII作為開發(fā)工具，將設計的電路圖或硬件描述語言編寫的程序綜合成網(wǎng)表文件寫入其中，制成ASIC芯片。利用CPLD的突出優(yōu)點設計的QDPSK調(diào)制解調(diào)電路集成度高，數(shù)據(jù)速率快，同時具有較大的靈活性和實用性。
1 QDPSK調(diào)制解調(diào)的原理
QPSK(四進制絕對移相鍵控)與2PSK不同，是利用載波的4種不同相位來表征數(shù)字信息，即對輸入的二進制數(shù)字序列先分組，將每2個比特編為一組，然后用4種不同的載波相位進行表征。
在2PSK(二進制絕對移相鍵控)信號相干解調(diào)過程中會產(chǎn)生180°相位模糊，同樣，對QPSK信號相干解調(diào)也會產(chǎn)生相位模糊問題，并且是0°、90°、180°和270°等4個相位模糊。因此，在實際中更實用的是四相相對移相調(diào)制，即QDPSK方式。
QDPSK信號是利用前后碼元之間的相對相位變化來表示數(shù)字信息。實現(xiàn)四相差分移相調(diào)制的方法有正交調(diào)幅法和相位選擇法。相位選擇法QDPSK調(diào)制器具有硬件實現(xiàn)簡單、價格低等優(yōu)點，被廣泛采用，并且這種調(diào)制器非常適合數(shù)字電路實現(xiàn)。圖1為用相位選擇法產(chǎn)生QDPSK信號的組成框圖。
圖1中首先把二進制數(shù)據(jù)流經(jīng)串／并變換，割裂成并列的2行，每串數(shù)據(jù)的速率是原數(shù)據(jù)速率的一半；然后對2路信號進行差分編碼；四相載波發(fā)生器分別送出調(diào)相所需的4種不同相位的載波。按照串／并變換器輸出的雙比特碼元的不同，邏輯選相電路輸出相位的載波。
例如，如果輸入的二進制數(shù)字信息序列為1001001110…，則可以將它們分成10，01，00，11，…，由于每一個載波相位代表2個比特信息，所以每個四進制碼元又被稱為雙比特碼元。差分編碼后雙比特碼元cd為11時，輸出相位為0°的載波；cd為01時，輸出相位為90°的載波；cd為00時，輸出相位為180°的載波；cd為10時．輸出相位為270°的載波。
QDPSK的解調(diào)有相干解調(diào)加碼反變換法(極性比較法)和差分相干解調(diào)(相位比較法)。QDPSK相干解調(diào)加碼反變換法解調(diào)框圖如圖2所示。
圖2所示解調(diào)原理是：對QDPSK信號進行相干解調(diào)，恢復出2路相對碼，經(jīng)過碼反變換器變換為2路絕對碼，再經(jīng)過并／串轉(zhuǎn)換器，從而恢復出發(fā)送的數(shù)字信息。在解調(diào)過程中，由于載波相位模糊性的影響，使得解調(diào)出的相對碼也可能發(fā)生倒置，但經(jīng)差分澤碼(碼反變換)得到的絕對碼不會發(fā)生任何倒置的現(xiàn)象，從而解決了載波相位模糊性的問題。
2 基于CPLD的QDPSK調(diào)制解調(diào)電路
2．1 QDPSK調(diào)制電路
基于CPLD的QDPSK調(diào)制電路如圖3所示。
圖3所示QDPSK調(diào)制電路引腳關系為：引腳k1表示數(shù)據(jù)時鐘clk經(jīng)過計數(shù)器4count的八分頻輸出，引腳k2表示數(shù)據(jù)時鐘k1的二分頻輸出，引腳ac和bc表示數(shù)據(jù)時鐘clk的二分頻輸出和二分頻反相輸出，引腳c0和c2表示數(shù)據(jù)時鐘ac的二分頻輸出和二分頻反相輸出，引腳c1和c3表示數(shù)據(jù)時鐘bc的二分頻輸出和二分頻反相輸出，c0、c1、c2和c3組成四相載波。引腳p1和p2表示輸入信碼數(shù)據(jù)data在時鐘的作用下串并轉(zhuǎn)換后的輸出。引腳cx和cy表示信碼數(shù)據(jù)串并轉(zhuǎn)換后，在同步時鐘的作用下差分編碼后的輸出，引腳qdpsk表示輸入的信碼數(shù)據(jù)在同步時鐘的作用下四相差分移相鍵控信號輸出。
圖3所示電路器件均可從MAX+PLUSⅡ器件庫中調(diào)用。其中二分頻電路涮用1個D觸發(fā)器和1個非門組成；串并轉(zhuǎn)換電路調(diào)用4個D觸發(fā)器組成；差分編碼電路調(diào)用2個二異或門、2個D觸發(fā)器、4個2與門、2個或非門和2個非門組成：四相選相電路調(diào)用1個74153組成。調(diào)制電路在MAX+PLUSⅡ平臺上編譯、仿真通過后，打包產(chǎn)生qdpskb組件。
2．2 QDPSK解調(diào)電路
基于CPLD設計的QDPSK解調(diào)電路如圖4所示。
圖4所示QDPSK解調(diào)電路引腳關系為：引腳clk表示恢復的數(shù)據(jù)時鐘，引腳k1表示數(shù)據(jù)時鐘clk經(jīng)過計數(shù)器4count的八分頻輸出，引腳k2表示數(shù)據(jù)時鐘k1的二分頻輸出，引腳ac和bc表示數(shù)據(jù)時鐘clk的二分頻輸出和二分頻反相輸出，引腳c0和c2表示數(shù)據(jù)時鐘ac的二分頻輸出和二分頻反相輸出，引腳c1和c3表示數(shù)據(jù)時鐘bc的二分頻輸出和二分頻反相輸出，c0、c1、c2和c3組成四相載波。引腳qdpsk表示四相差分移相鍵控信號輸入，引腳qx和qy表示四相差分移相鍵控信號的相干解調(diào)輸出。引腳x和y表示相干解調(diào)輸出在同步時鐘的作用下差分譯碼后的輸出，引腳out表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復的信碼數(shù)據(jù)輸出。
電路器件從MAX+PLUSⅡ器件庫中調(diào)用。其中二分頻電路調(diào)用1個D觸發(fā)器和1個非門組成；相干解調(diào)電路調(diào)用3個異或門、6個D觸發(fā)器組成；差分譯碼電路調(diào)用2個D觸發(fā)器、3個異或門、5個非門、4個與門和2個或非門組成；并串轉(zhuǎn)換電路調(diào)用2個非門、2個與門、1個或門和1個D觸發(fā)器組成。解調(diào)電路在MAX+PLUSⅡ平臺上編譯、仿真通過后，打包產(chǎn)生qdpsky組件。
2．3 利用CPLD設計的QDPSK調(diào)制解調(diào)電路
將設計的QDPSK調(diào)制電路“qdpskb”組件和解調(diào)電路“qdpsky”組件連接在一起，為了仿真實驗方便，信碼數(shù)據(jù)輸入采用四級偽隨機碼電路——從MAX+PLUSⅡ器件庫中調(diào)用4個D觸發(fā)器、2個異或門和1個四或非門，解調(diào)電路中位定時恢復電路產(chǎn)生的數(shù)據(jù)時鐘直接采用qdpsk調(diào)制電路數(shù)據(jù)時鐘，調(diào)制解調(diào)電路直接相連，組成的QDPSK調(diào)制解調(diào)電路如圖5所示。
QDPSK調(diào)制解調(diào)電路的引腳關系為：引腳clk表示數(shù)據(jù)時鐘輸入，引腳k1表示數(shù)據(jù)時鐘clk的八分頻輸出，引腳data表示四級偽隨機碼電路數(shù)據(jù)輸出，引腳c0、c1、c2、c3表示四相載波。引腳p1和p2表示信碼數(shù)據(jù)data在時鐘的作用下串并轉(zhuǎn)換后的輸出，引腳cx和cy表示差分編碼后的輸出，引腳qdpsk表示四相差分移相鍵控信號輸出。引腳qx和qy表示四相差分移相鍵控信號的相干解調(diào)輸出，引腳x和y表示差分譯碼后的輸出，引腳out表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復的信碼數(shù)據(jù)輸出。
3 實驗結果
利用MAX+PLUSⅡ開發(fā)工具建立波形輸入文件，在File菜單里面選擇New打開新建文件類型對話框，選擇Waveform Editor File項，單擊“OK”。在波形編輯器窗口的Name下單擊鼠標右鍵，出現(xiàn)浮動的菜單，選擇Enter Nodesfrom SNF…可以打開“從SNF文件輸入觀測點”的對話框。在Type區(qū)選擇Input和Output，在默認的情況下是打開的，單擊“List”按鈕，可在Available Nodes＆Groups區(qū)看到設計文件中使用的輸入／輸出信號，單擊“=>”按鈕可以將這些信號選擇到Selected N0des＆Groups區(qū)。單擊“OK”按鈕，關閉對話框即可看到波形編輯窗口，將此波形文件保存為默認名。在波形文件中添加輸入／輸出信號名后，就可以開始對輸入信號建立波形了。QDPSK調(diào)制解調(diào)電路仿真波形如圖6所示。
圖6中“clk”表示輸入時鐘，“c0”、“c1”、“c2”、“c3”表示四相載波．“k1”表示數(shù)據(jù)時鐘clk的八分頻輸出，“data”表示
四級偽隨機碼電路數(shù)據(jù)輸出，“p1”、“p2”表示信碼數(shù)據(jù)data串并轉(zhuǎn)換后的輸出，“cx”、“cy”表示信碼數(shù)據(jù)串并轉(zhuǎn)換后差分編碼的輸出，“qdpsk”表示輸入的信碼數(shù)據(jù)四相差分移相鍵控信號輸出。“qx”、“qy”表示四相差分移相鍵控信號的相干解調(diào)輸出，“x”、“y”表示相干解調(diào)輸出后差分譯碼輸出，“out”表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復的信碼數(shù)據(jù)輸出。
仿真結果表明：QDPSK調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)在延時約5．2μs后，與QDPSK調(diào)制輸入數(shù)據(jù)完全一致。
將綜合后生成的網(wǎng)表文件通過ByteBlaste下載電纜，以在線配置的方式下載到CPLD器件EPM7128SLC84-15中，從而完成了器件的編程。上電后，在輸入端加入數(shù)據(jù)時鐘，用數(shù)字存儲示波器測試調(diào)制解調(diào)電路輸出，實測結果完全正確，表明達到了設計要求。
4 結論
本文利用CPLD器件，設計出的QDPSK調(diào)制解調(diào)電路，利用了EDA技術中的MAX+PLUSⅡ作為開發(fā)工具，將設計的電路圖綜合成網(wǎng)表文件寫入其中，制成ASIC芯片。其突出優(yōu)點是自頂向下設計，查找和修改錯誤方便，同時先仿真，正確后再下載測試并應用，具有較大的靈活性；調(diào)制和解調(diào)放在一塊芯片上，集成度非常高；解調(diào)電路輸出數(shù)據(jù)延時約5．2μs，數(shù)據(jù)速率快。本文提出的QDPSK調(diào)制解調(diào)電路，已應用于小型數(shù)據(jù)傳輸系統(tǒng)中。