DE2_實驗練習(xí)解答—lab6_Adders_Subtractors_and_Multipliers_[Veriglog]_[Digital_logic]
所屬分類：解決方案
上傳者：hbcxzcj
文檔大小：579 K
標(biāo)簽： Altera Verilog Quartus II
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文檔介紹：這部分，很簡單，由2的補碼表示可知，減法運算變?yōu)榧臃?，只需要在part I加一個控制信號add_sub,并將其作為cin，當(dāng)其為1時，即為減法。
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