CLB總線事務級建模及其仿真平臺的設計
所屬分類：參考設計
上傳者：aet
文檔大小：1653 K
標簽： SOC
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文檔介紹：提出了采用事務級建模的方法對國內(nèi)具有自主知識產(chǎn)權(quán)的國芯CLB總線進行建模的方案，并利用多時鐘技術來保證模型的周期精確。同時對所建模型進行了VCI接口協(xié)議的封裝，便于其在不同平臺上的移植。為了驗證本設計的正確性，在電子系統(tǒng)級平臺上實現(xiàn)了基于CLB的SoC。實驗結(jié)果表明，本模型可以大大提高軟、硬件協(xié)同開發(fā)驗證的效率，增強IP模塊的復用性。
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