ａ．與串并行轉(zhuǎn)換器相連的光電器件
在高速光纖通信系統(tǒng)中，傳輸?shù)臄?shù)據(jù)流需要進(jìn)行格式轉(zhuǎn)換，即在光纖傳輸時(shí)的串行格式及在電子處理時(shí)的并行格式之間轉(zhuǎn)換。串化器－解串器?。ㄒ话惚环Q作串并行轉(zhuǎn)換器） 就是用來實(shí)現(xiàn)這種轉(zhuǎn)換的。串并行轉(zhuǎn)換器與光電傳感器間的接口通常為高速串行數(shù)據(jù)流，利用一種編碼方案實(shí)現(xiàn)不同信令，這樣可從數(shù)據(jù)恢復(fù)嵌入的時(shí)鐘。視乎所支持的通信標(biāo)準(zhǔn)，該串行流可在１．２５Ｇｂ／ｓ?。ㄇд滓蕴W(wǎng)）、２．４８８Ｇｂ／ｓ （ＯＣ－４８?。。樱裕停保叮ⅲ梗梗担常牵猓蟆。ǎ希茫保梗病。。樱裕停叮矗』颍保埃常牵猓蟆。ǎ保扒д滓蕴W(wǎng)）條件下傳輸。
ｂ．串并行轉(zhuǎn)換器至成幀器接口
在Ｓｏｎｅｔ?。。樱模鹊氖澜缰?，光纖中的數(shù)據(jù)傳輸往往采用幀的形式。每幀包括附加信息（用于同步、誤差監(jiān)視、保護(hù)切換等）和有效載荷數(shù)據(jù)。傳輸設(shè)備必須在輸出數(shù)據(jù)中加入幀的附加信息，接收設(shè)備則必須從幀中提取有效載荷數(shù)據(jù)，并用幀的附加信息進(jìn)行系統(tǒng)管理。這些操作都會在成幀器中完成。
采用標(biāo)準(zhǔn)ＣＭＯＳ工藝制造的高集成度ＩＣ。目前的ＣＭＯＳ工藝不能支持１０Ｇｂ／ｓ串行數(shù)據(jù)流（盡管很多人認(rèn)為未來的ＣＭＯＳ工藝可以實(shí)現(xiàn)此項(xiàng)功能），因此串并行轉(zhuǎn)換器與成幀器間需要并行接口。目前最流行的選擇是由光網(wǎng)絡(luò)互聯(lián)論壇?。ǎ希穑簦椋悖幔臁。桑睿簦澹颍睿澹簦鳎铮颍耄椋睿纭。疲铮颍酰恚￠_發(fā)的ＳＦＩ－４，該接口使用兩個(gè)速度達(dá)６２２Ｍｂ／ｓ的１６位并行數(shù)據(jù)流（每個(gè)方向一個(gè)）。ＳＦＩ－４與目前很多新興接口一樣，使用源同步時(shí)鐘，即時(shí)鐘信號與數(shù)據(jù)信號共同由傳輸器件傳輸。源同步時(shí)鐘可顯著降低時(shí)鐘信號與數(shù)據(jù)信號間的偏移，但它不能完全消除不匹配ＰＣＢ線路長度引起的偏移效應(yīng)。１６個(gè)數(shù)據(jù)信號和時(shí)鐘信號均使用ＩＥＥＥ－１５９３．６標(biāo)準(zhǔn)ＬＶＤＳ信令。該接口僅需在串并行轉(zhuǎn)換器與成幀器間來回傳輸數(shù)據(jù)，距離較短，因此無需具備復(fù)雜的流控制或誤差檢測功能。
以太網(wǎng)中也存在類似接口。在１０千兆以太網(wǎng)ＰＨＹ的物理編碼子層（ＰＣＳ）與物理介質(zhì)連接（ＰＭＡ）層之間，ＩＥＥＥ－８０２．３ａｅ規(guī)范提供了一種被稱作ＸＳＢＩ的接口。這種＂１０千兆１６位接口＂在每個(gè)方向都具有１６位并行數(shù)據(jù)流及源同步時(shí)鐘。數(shù)據(jù)和時(shí)鐘均使用ＩＥＥＥ－１５９３．６標(biāo)準(zhǔn)ＬＶＤＳ信令。數(shù)據(jù)通道使用６４ｂ／６６ｂ編碼方案，其時(shí)鐘頻率為６４４ＭＨｚ。
該１０千兆以太網(wǎng)規(guī)范使用串行接口連接ＭＡＣ（介質(zhì)訪問控制）層和ＰＨＹ（物理）層。這個(gè)被稱作ＸＡＵＩ的接口，也被稱為＂１０千兆連接單元接口＂，這是一種使用四通道的串行接口，每個(gè)通道傳輸２．５Ｇｂ／ｓ有效載荷數(shù)據(jù)，８ｂ／１０ｂ編碼使每個(gè)通道的比特率高達(dá)３．１２５Ｇｂ／ｓ。該接口一般用于連接?。停粒煤桶校龋偌肮馄骷莫?dú)立模塊。根據(jù)幾家制造商的多源協(xié)議開發(fā)的Ｘｅｎｐａｋ光模塊使用ＸＡＵＩ接口。后文還將提到ＸＡＵＩ也用于系統(tǒng)背板。
ｃ．成幀器與網(wǎng)絡(luò)處理器及其它元件間的接口
成幀器與網(wǎng)絡(luò)處理間傳輸?shù)臄?shù)據(jù)可代表很多不同的數(shù)據(jù)流。Ｓｏｎｅｔ／ＳＤＨ幀中包含的附加數(shù)據(jù)表明數(shù)據(jù)有效載荷中每個(gè)數(shù)據(jù)流的位置，該信息需要在成幀器與網(wǎng)絡(luò)處理器及相關(guān)器件間傳輸，如分類引擎和流量管理器。此外，網(wǎng)絡(luò)處理器和相關(guān)器件還實(shí)現(xiàn)各種復(fù)雜的任務(wù)，如數(shù)據(jù)包傳向交換芯片的時(shí)序安排，管理數(shù)據(jù)包內(nèi)容以確保沒有非法數(shù)據(jù)進(jìn)入網(wǎng)絡(luò)，以及測量帶寬以便特定應(yīng)用或用戶享有優(yōu)先權(quán)。由于這些任務(wù)很復(fù)雜，因此需要在成幀器與網(wǎng)絡(luò)處理器間實(shí)施流控制方案。
成幀器、網(wǎng)絡(luò)處理器與相關(guān)器件間通常使用的接口包括Ｕｔｏｐｉａ接口、ＰＯＳ－ＰＨＹ接口、ＳＰＩ接口和Ｆｌｅｘｂｕｓ接口。每個(gè)接口的后綴為 ＂ｌｅｖｅｌ?。兀ⅲ浼墑e表明標(biāo)稱數(shù)據(jù)速率。Ｌｅｖｅｌ?。布粗该總€(gè)方向的數(shù)據(jù)速率為６２２Ｍｂ／ｓ，Ｌｅｖｅｌ?。碁椋玻矗福福牵猓螅欤澹觯澹臁。礊椋梗梗担常牵猓?，Ｌｅｖｅｌ ５為３９．８Ｇｂ／ｓ。因此ＰＯＳ－ＰＨＹ?。蹋澹觯澹臁。吹臉?biāo)稱帶寬為９．９５３Ｇｂ／ｓ。Ｕｔｏｐｉａ接口是為包含固定長度ＡＴＭ單元的數(shù)據(jù)流而設(shè)計(jì)的。Ｕｔｏｐｉａ的規(guī)范由ＡＴＭ論壇頒布。
ＰＯＳ－ＰＨＹ接口?。ǎ樱铮睿澹粑锢韺由系陌∮桑校停茫樱椋澹颍颍岷停樱幔簦酰颍铋_發(fā)，很多特性與Ｕｔｏｐｉａ接口相同，有一項(xiàng)改進(jìn)功能值得注意，即ＰＯＳ－ＰＨＹ能滿足不同長度數(shù)據(jù)包的需要，而?。眨簦铮穑椋嶂贿m用于固定單元長度。這表明ＰＯＳ－ＰＨＹ接口是為無需ＡＴＭ層，即可在Ｓｏｎｅｔ／ＳＤＨ傳輸層上直接傳輸長度變化的ＩＰ包的應(yīng)用而設(shè)計(jì)的，因此被稱作＂Ｓｏｎｅｔ上的數(shù)據(jù)包＂。
Ｆｌｅｘｂｕｓ接口由ＡＭＣＣ開發(fā)，可處理Ｓｏｎｅｔ傳輸層上的變長度ＩＰ包。ＡＭＣＣ的Ｆｌｅｘｂｕｓ Ｌｅｖｅｌ?。匆勋@光網(wǎng)絡(luò)互聯(lián)論壇采納，作為ＳＰＩ?。蹋澹觯澹臁。础。校瑁幔螅濉。保ㄒ话憧s寫為＂ＳＰＩ－４．１＂），并已經(jīng)作為業(yè)界標(biāo)準(zhǔn)規(guī)范發(fā)布。該規(guī)范在每個(gè)方向上提供６４位并行點(diǎn)至點(diǎn)數(shù)據(jù)通道，它使用ＨＳＴＬ?。悖欤幔螅蟆。薄。桑?，源同步時(shí)鐘頻率為２００ＭＨｚ，還提供四分之一速率接口和１６位并行數(shù)據(jù)通道。
ＰＯＳ－ＰＨＹ?。蹋澹觯澹臁。匆惨呀?jīng)被光網(wǎng)絡(luò)互聯(lián)論壇采納，命名為ＳＰＩ?。蹋澹觯澹臁。础。校瑁幔螅濉。病。ㄍǔ？s寫為＂ＳＰＩ－４．２＂）。該接口具有采用ＩＥＥＥ－１５９３．６標(biāo)準(zhǔn)ＬＶＤＳ的１６位并行數(shù)據(jù)通道，源同步雙數(shù)據(jù)速率時(shí)鐘頻率最小為?。常保保停龋＃樱校桑矗驳脑S多應(yīng)用則使用頻率更高的時(shí)鐘，因?yàn)樵摻涌诔藗鬏敂?shù)據(jù)有效載荷外，還傳送包標(biāo)簽和路由信息。因此，設(shè)計(jì)者常常采用ＳＰＩ?。矗玻總€(gè)信號對的數(shù)據(jù)速率高達(dá)８４０Ｍｂ／ｓ，每個(gè)方向的累計(jì)帶寬可達(dá)１３．４Ｇｂ／ｓ。
盡管ＳＰＩ－４．２是為Ｓｏｎｅｔ上數(shù)據(jù)包而開發(fā)，它已被通信業(yè)的其它應(yīng)用所采納。作為能支持多數(shù)據(jù)流而且每個(gè)數(shù)據(jù)流中都具有流控制的靈活接口，它可用作?。保埃且蕴W(wǎng)的有效接口，還可用于存儲區(qū)域網(wǎng)絡(luò)（ＳＡＮ）。目前市場上有各種采用ＳＰＩ－４．２接口的新產(chǎn)品，還有一些產(chǎn)品正在開發(fā)之中，除了Ｓｏｎｅｔ?。。樱模瘸蓭骱途W(wǎng)絡(luò)處理器，還包括ＴＣＰ 卸載引擎（ＴＯＥ）和１０Ｇ以太網(wǎng)ＭＡＣ。
ｄ．網(wǎng)絡(luò)處理器與交換架構(gòu)間的接口
網(wǎng)絡(luò)處理器與相關(guān)器件及交換架構(gòu)間的接口有兩種類型：一類為不需要在背板傳輸數(shù)據(jù)的接口，另一類為需要在背板傳輸數(shù)據(jù)的接口。
對于第一種接口，位于同一塊電路板的網(wǎng)絡(luò)處理器芯片組和交換架構(gòu)間的接口可用ＣＳＩＸ?。蹋澹觯澹臁。苯涌趯?shí)現(xiàn)。該接口采用ＣＳＩＸ Ｌｅｖｅｌ?。卑袷?，包括為交換架構(gòu)提供路由指令的報(bào)頭，以及用于誤差檢測及糾正的報(bào)尾，還包括數(shù)據(jù)載荷本身?？刂疲茫樱桑匾?guī)范的網(wǎng)絡(luò)處理器論壇將進(jìn)一步完善該規(guī)范，增加從一個(gè)ＮＰＵ芯片組通過交換芯片傳至另個(gè)ＮＰＵ芯片的額外指令。這將成為ＣＳＩＸ?。蹋澹觯澹臁。惨?guī)范的最主要推進(jìn)力。該規(guī)范還定義了每個(gè)方向中使用至多１２８個(gè)ＨＳＴＬ一類Ｉ／Ｏ的電氣互連，其源同步時(shí)鐘頻率高達(dá)２５０ＭＨｚ。ＣＳＩＸ?。蹋澹觯澹臁。眳f(xié)議與ＣＳＩＸ?。蹋澹觯澹臁。彪姎庖?guī)范無關(guān)，無論ＮＰＵ芯片組和交換架構(gòu)間的經(jīng)由背板的通信采用何種電氣標(biāo)準(zhǔn)，仍可使用ＣＳＩＸ Ｌｅｖｅｌ １協(xié)議。
對于第二種接口，即ＮＰＵ芯片組與交換架構(gòu)間需要在通過背板通信，仍然可以使用ＣＳＩＸ?。蹋澹觯澹臁。眳f(xié)議，但這種電氣接口并不合適。信號將穿過連接器，從端口卡到達(dá)系統(tǒng)背板，經(jīng)過數(shù)英寸到達(dá)另一個(gè)連接器，然后進(jìn)入交換卡。有諸多原因使得越來越多的設(shè)計(jì)者選擇具有嵌入式時(shí)鐘的串行接口來實(shí)現(xiàn)這些連接。首先，串行接口可最大限度地減少電路板與背板連接器的引腳數(shù)，從而可減小插拔力及對操作系統(tǒng)中電路板的可能損害。其二，在信號中嵌入時(shí)鐘和數(shù)據(jù)的串行接口可完全避免時(shí)鐘偏移問題。時(shí)鐘偏移是ＰＣＢ中數(shù)英寸長的并口所面臨的主要問題。其三，串行信號的背板設(shè)計(jì)者還可提高傳輸速率，因?yàn)椴淮嬖跁r(shí)鐘偏移，也就沒有對未來性能的限制。
被成功用作串行背板標(biāo)準(zhǔn)的接口是ＸＡＵＩ，它是為１０千兆以太網(wǎng)開發(fā)的。該規(guī)范適用于通道排列電路，無論四通道軌線長度是否匹配，符合ＸＡＵＩ的器件均能接收無誤差數(shù)據(jù)。該接口使用差分電流模式邏輯信令，它還采用交流耦合模式，允許電路板間的參考電壓不同。
ｅ．控制板接口
目前本文所提到的接口都用于＂數(shù)據(jù)通道＂，即數(shù)據(jù)從光纖傳輸介質(zhì)到達(dá)交換架構(gòu)，然后返回光纖通道。但由于通信系統(tǒng)具有復(fù)雜的＂控制板＂，負(fù)責(zé)統(tǒng)計(jì)數(shù)據(jù)收集、流量監(jiān)視、系統(tǒng)管理及維護(hù)等功能，因此需要強(qiáng)大的處理能力運(yùn)行軟件以實(shí)現(xiàn)這些功能。這些構(gòu)建控制板處理器的接口正如設(shè)想的那樣，與數(shù)據(jù)通道的接口明顯不同。數(shù)據(jù)通道接口主要用于在兩個(gè)器件間傳輸數(shù)據(jù)（即點(diǎn)對點(diǎn)鏈接），控制板接口則是與具有不同元件的一個(gè)或多個(gè)微處理器相連接：背板收發(fā)器、ＤＳＰ、數(shù)據(jù)板器件的控制端口等。實(shí)現(xiàn)這些靈活的互連需要完全不同類型的接口。
這類系統(tǒng)過去都是圍繞多點(diǎn)復(fù)接的中心總線構(gòu)建的。實(shí)現(xiàn)ＰＣＩ總線架構(gòu)的３２位／?。常常停龋白罱捎玫模叮次唬。叮叮停龋鷺?biāo)準(zhǔn)已經(jīng)用于通信系統(tǒng)中。最近６４位／?。保常常停龋。校茫桑馗糜诟叨朔?wù)器。但是，由于數(shù)據(jù)板處理的帶寬已經(jīng)增加，控制板的帶寬也要提高。很多設(shè)計(jì)者發(fā)現(xiàn)共享總線帶寬不足以滿足多個(gè)器件的需求。因此，出現(xiàn)一類新型接口。
這類新接口采用點(diǎn)至點(diǎn)連接，用源同步時(shí)鐘減少時(shí)鐘偏移。差分信令可提高數(shù)據(jù)傳輸率，減少交換噪聲和功耗。但真正的創(chuàng)新在于使用交換架構(gòu)或通道器件，實(shí)現(xiàn)控制應(yīng)用中所需的多點(diǎn)互連。已獲得Ｍｏｔｏｒｏｌａ及ＲａｐｉｄＩＯ貿(mào)易聯(lián)合會支持的ＲａｐｉｄＩＯ是使用交換架構(gòu)實(shí)現(xiàn)點(diǎn)至點(diǎn)鏈接的接口。該接口的傳輸層規(guī)定數(shù)據(jù)如何封裝在包中，每個(gè)包都具有數(shù)據(jù)源和目標(biāo)信息，交換架構(gòu)將數(shù)據(jù)包送往合適的目的地。ＲａｐｉｄＩＯ在每個(gè)方向上提供８個(gè)或１６個(gè)位，采用２５０ＭＨｚ至１．０ＧＨｚ雙數(shù)據(jù)速率。此外，串行ＲａｐｉｄＩＯ可使用具有８ｂ／１０ｂ編碼的１通道或４通道數(shù)據(jù)，嵌入時(shí)鐘達(dá)３．１２５Ｇｂ／ｓ，它還具有ＣＭＬ差分信令?！。停铮簦铮颍铮欤嵋呀?jīng)推出幾種使用并行ＲａｐｉｄＩＯ的通信處理器。
ＡＭＤ及ＨｙｐｅｒＴｒａｎｓｐｏｒｔ聯(lián)盟開發(fā)的ＨｙｐｅｒＴｒａｎｓｐｏｒｔ使用通道器件實(shí)現(xiàn)點(diǎn)至點(diǎn)鏈接。數(shù)據(jù)以包的形式傳輸，每個(gè)包均包括數(shù)據(jù)源和目標(biāo)信息。接收數(shù)據(jù)的通道器件按照數(shù)據(jù)包報(bào)頭確定是將數(shù)據(jù)傳至鏈中的下一個(gè)器件，還是直接處理數(shù)據(jù)。目前的ＨｙｐｅｒＴｒａｎｓｐｏｒｔ規(guī)范需要寬度為２至?。保段坏牟⑿袛?shù)據(jù)。未來規(guī)范可支持更高速率。ＰＭＣ－Ｓｉｅｒｒａ和Ｂｒｏａｄｃｏｍ已經(jīng)為ＨｙｐｅｒＴｒａｎｓｐｏｒｔ通信產(chǎn)品推出基于ＭＩＰＳ的處理器。ＰＣＩ－ＳＩＧ已經(jīng)推出高速率ＰＣＩ－Ｘ。它們使用與最初ＰＣＩ－Ｘ相同的６４位總線帶寬，可支持雙數(shù)據(jù)速率和四倍數(shù)據(jù)速率。ＰＣＩ－Ｘ?。担常呈撬俾首羁斓陌姹?，最大總計(jì)帶寬達(dá)３４．１Ｇｂ／ｓ。
解決接口沖突
設(shè)計(jì)工程師如何面對這些紛繁蕪雜的接口標(biāo)準(zhǔn)。實(shí)際上，對于給定的設(shè)計(jì)情況，設(shè)計(jì)者選擇接口的余地并不大。他們一般根據(jù)系統(tǒng)所需的成本及功能，選擇合適的標(biāo)準(zhǔn)產(chǎn)品。設(shè)計(jì)者必須選擇最合適的器件。但這可能導(dǎo)致接口標(biāo)準(zhǔn)沖突，因?yàn)樽詈玫臉?biāo)準(zhǔn)器件由于接口標(biāo)準(zhǔn)不兼容，會引起互用性問題。在這種情況下，設(shè)計(jì)者可如此選擇：重新選擇與接口兼容的標(biāo)準(zhǔn)器件，但可能會造成不能滿足功能需要或系統(tǒng)的成本要求，或者使用橋接器件避開不兼容的接口?，F(xiàn)在已經(jīng)推出很多具有高性能接口ＩＰ及高速物理Ｉ／Ｏ的ＦＰＧＡ，可滿足１０Ｇｂ／ｓ以上數(shù)據(jù)通道的通信系統(tǒng)的要求。
Ａｃｔｅｌ正在開發(fā)各種可編程邏輯器件，結(jié)合高級接口技術(shù)和最新推出的Ａｘｃｅｌｅｒａｔｏｒ系列高速ＦＰＧＡ架構(gòu)。首款產(chǎn)品將具有速率高達(dá)?。常保玻担牵猓蟮募纱⑿修D(zhuǎn)換器通道和硬連線物理編碼子層，它們能自動處理ＸＡＵＩ和串行ＲａｐｉｄＩＯ所需的８ｂ／１０ｂ編碼和通道排列。這些器件還具有實(shí)現(xiàn)ＬＶＤＳ信令的高速通用Ｉ／Ｏ，可交互使用ＳＰＩ－４．２、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ和并行ＲａｐｉｄＩＯ等接口標(biāo)準(zhǔn)。這些器件還將集成各種知識產(chǎn)權(quán)內(nèi)核，以便應(yīng)用于要求苛刻的橋接產(chǎn)品。