英特爾將在2011年底之前開始量產(chǎn)22nm工藝微處理器。該公司在該技術(shù)工藝方面率先向業(yè)內(nèi)導(dǎo)入了被稱為“三柵極（Tri-gate）”的三維構(gòu)造MOS晶體管。由于電流流過的溝道部分采用像魚的背鰭（Fin）一樣的立體形狀，因此通常稱為“Fin FET”。
最初提出Fin FET概念的是日本技術(shù)人員。那就是日立制作所中央研究所電子研究中心主管研究員久本大領(lǐng)導(dǎo)的研究小組。久本在1989年IEDM（International Electron Devices Meeting）上發(fā)表的“DELTA構(gòu)造”立體晶體管正是Fin FET的前身。久本憑借這方面的成績獲得了平成23年度（第11屆）山崎貞一獎(jiǎng)。山崎貞一獎(jiǎng)以半導(dǎo)體、材料及生物科技等領(lǐng)域取得先驅(qū)性業(yè)績的日本人為對(duì)象。日前，本站記者采訪了久本，請(qǐng)他談了提出Fin FET概念的過程以及CMOS微細(xì)化的前景。
——請(qǐng)談一下提出Fin FET概念的過程。
久本：我們研究小組是在1980年代后半期LSI制造技術(shù)迎來0.3μm工藝的時(shí)候開始構(gòu)想Fin FET的。以當(dāng)時(shí)日立制作所半導(dǎo)體業(yè)務(wù)的主力產(chǎn)品DRAM來說，該技術(shù)可用于制造當(dāng)時(shí)最大容量的64Mbit產(chǎn)品。那時(shí)正值“CMOS微細(xì)化能延續(xù)到何種地步”的極限論浪潮再次襲來之際。當(dāng)時(shí)，被視為CMOS延續(xù)手段而得到各研究所大力研究的是采用SOI（Silicon On Insulator）構(gòu)造的MOS晶體管。各研究所開始有數(shù)據(jù)表明，采用SOI薄膜的晶體管適于抑制成為微細(xì)化障礙的短溝道效應(yīng)。而Fin FET的概念正是在我們研究小組對(duì)SOI晶體管的優(yōu)缺點(diǎn)展開廣泛討論的過程中誕生的。
SOI晶體管有兩種，一種是使溝道完全耗盡的完全耗盡型，另一種是使溝道部分耗盡的部分耗盡型。我當(dāng)時(shí)認(rèn)為，能夠?qū)σ延衅矫鍯MOS發(fā)揮出充分優(yōu)勢的是完全耗盡型，SOI的真正價(jià)值正因是完全耗盡型才會(huì)得以體現(xiàn)。這一想法至今也基本未變。因此，我想完全耗盡型SOI晶體管也許能夠設(shè)法實(shí)現(xiàn)短溝道效應(yīng)強(qiáng)、容易提高導(dǎo)通電流的構(gòu)造。而最看好的就是通過柵極電極從兩個(gè)方向來控制溝道的雙柵極（Double-Gate）構(gòu)造。
平面CMOS通常在溝道上側(cè)設(shè)置柵極電極。簡單考慮的話，要想實(shí)現(xiàn)雙柵極構(gòu)造，只要在溝道下側(cè)再設(shè)置一個(gè)柵極電極就行了。但我的直覺是，這種方法很難實(shí)現(xiàn)量產(chǎn)。原因是需要在下側(cè)柵極電極上以外延法及粘合法形成硅溝道，這一工序用自對(duì)準(zhǔn)（Self-Align）工藝很難實(shí)現(xiàn)。而不使用已在平面CMOS量產(chǎn)中積累起經(jīng)驗(yàn)的自對(duì)準(zhǔn)工藝的話，又很難以高成品率實(shí)施量產(chǎn)。因此，我感覺必須要在自對(duì)準(zhǔn)工藝的基礎(chǔ)上實(shí)現(xiàn)能夠用平面CMOS技術(shù)制造的雙柵極。
因此我們想出了將溝道制成立體形狀，并以柵極電極夾在溝道兩側(cè)的Fin FET構(gòu)造。如果是該構(gòu)造，便可利用自對(duì)準(zhǔn)工藝來實(shí)現(xiàn)雙柵極。在1989年的IEDM上，我們發(fā)表了利用元件隔離用的LOCOS（Local Oxidation Of Silicon）工藝對(duì)SOI構(gòu)造的Fin FET進(jìn)行試制的結(jié)果。當(dāng)時(shí)采用了不僅在溝道兩側(cè)還在溝道上面設(shè)置柵極電極的三柵極構(gòu)造。1998年，我們發(fā)布了僅在溝道兩側(cè)設(shè)置柵極電極的雙柵極構(gòu)造的Fin FET。其特點(diǎn)在于，與三柵極構(gòu)造相比易于減小器件的尺寸。該研究成果當(dāng)時(shí)在業(yè)內(nèi)還屬首例。
——1989年在IEDM上首次發(fā)表Fin FET概念時(shí)，周圍反響如何？
久本：我感覺當(dāng)時(shí)并未受到多高評(píng)價(jià)。“可用平面CMOS技術(shù)制造的雙柵極”這一器件技術(shù)方面的革新性并未引起過多關(guān)注。反而有很多評(píng)價(jià)都著眼于實(shí)現(xiàn)SOI晶體管的新工藝技術(shù)提案這一側(cè)面。
——當(dāng)時(shí)，F(xiàn)in FET的實(shí)用化都面臨那些技術(shù)課題？是否考慮過實(shí)用化時(shí)間？
久本：要想發(fā)揮Fin FET的優(yōu)點(diǎn)，就必須要將“鰭”的寬度加工成比柵極長度小的尺寸。雖然在研究水平上這一點(diǎn)足可實(shí)現(xiàn)，但投入量產(chǎn)的話就會(huì)出現(xiàn)成品率等問題。另外，作為Fin FET的母材被看好的SOI基板當(dāng)時(shí)也因金屬污染問題而無法在CMOS量產(chǎn)線中使用。這也是一大課題。
1998年發(fā)表雙柵極構(gòu)造的Fin FET時(shí)，曾感覺該技術(shù)導(dǎo)入量產(chǎn)的好處和壞處會(huì)在90～65nm工藝范圍達(dá)到平衡。但在導(dǎo)入一項(xiàng)新技術(shù)時(shí)，要想防止各種風(fēng)險(xiǎn)，好處就必須要遠(yuǎn)遠(yuǎn)超過壞處。鑒于這一點(diǎn)，我最終做出了Fin FET到25nm工藝前后才有用武之地的判斷。
——最終英特爾在22nm工藝方面率先在業(yè)內(nèi)將該技術(shù)導(dǎo)入量產(chǎn)。這與您預(yù)想的25nm工藝前后基本吻合。
久本：對(duì)于Fin FET的重要性，我還想指出一點(diǎn)是，其具有不提高溝道雜質(zhì)濃度即可抑制短溝道效應(yīng)的特點(diǎn)。以往平面CMOS為抑制短溝道效應(yīng)通常采用提高溝道雜質(zhì)濃度的手段。但這種方法存在載流子遷移率變差以及閾值電壓下降等此消彼長的關(guān)系。而SOI構(gòu)造不同，由于利用柵極電極的溝道控制性較高，因此即便在溝道雜質(zhì)濃度較低的條件下也可抑制溝道效應(yīng)。這也是Fin FET的共同特點(diǎn)。
在2000年代前半期，有很多觀點(diǎn)將Fin FET視為用來提高導(dǎo)通電流的技術(shù)。而到了2000年代后半期，閾值電壓不均作為一大課題成為焦點(diǎn)。在抑制閾值不均時(shí)，降低溝道雜質(zhì)濃度的方法非常有效。因此，這時(shí)便可發(fā)揮Fin FET在溝道濃度較低條件下也可抑制短溝道效應(yīng)的特點(diǎn)。作為Fin FET得以在22nm工藝這一時(shí)間點(diǎn)實(shí)現(xiàn)量產(chǎn)的背景，這一點(diǎn)不容忽視。
——請(qǐng)談一下CMOS微細(xì)化的前景。有很多觀點(diǎn)認(rèn)為，今后在Fin FET延續(xù)數(shù)代后，會(huì)朝著以包圍溝道所有面的方式形成柵極電極的柵極全包圍（Gate-All-Around）構(gòu)造轉(zhuǎn)變。
久本：半導(dǎo)體廠商是選擇Fin FET還是選擇柵極全包圍構(gòu)造，這要取決于如何來設(shè)計(jì)CMOS晶體管的散熱性及其相關(guān)功耗。Fin FET易于向基板一側(cè)散熱，因此適于流經(jīng)大電流的高速器件。而柵極全包圍構(gòu)造則適于截止?fàn)顟B(tài)較多的低功耗設(shè)計(jì)。不過，柵極全包圍構(gòu)造尚未確立基于自對(duì)準(zhǔn)工藝的制造技術(shù)，這是其一大課題。
無論選擇哪種構(gòu)造，將溝道寬度減至比5nm小的水平都非常難。因?yàn)檫@時(shí)量子效應(yīng)就會(huì)顯現(xiàn)出來，用以往的方法很可能無法控制閾值電壓。Si-CMOS的真正極限可以說就在溝道寬度減至5nm時(shí)。
——您對(duì)20多年前自己提出的概念最近得以實(shí)用化有何感受？請(qǐng)談一下身為研究人員的未來夢(mèng)想。
久本：感覺Fin FET在CMOS器件中的應(yīng)用已告一段落。但Fin FET還存在應(yīng)用于其他領(lǐng)域的可能性，今后的興趣在這一方面。比如，我們公司開發(fā)了利用Fin FET的硅制LED及激光器。該創(chuàng)意旨在利用硅來實(shí)現(xiàn)連接芯片間的長數(shù)mm以下的連接器。由于可在與LSI同一塊的芯片上形成光導(dǎo)波路，因此成本優(yōu)勢較大。雖然目前尚未取得激光振蕩等成果，但這是一個(gè)前景看好的課題。
另外，雖說是與Fin FET不同的技術(shù)，但我們還在開發(fā)可形成陡峭亞閾值斜率的晶體管。這是一種以0.5～0.3V的非常低的電壓工作的MOS晶體管。在2010年的IEDM上，我們就其實(shí)現(xiàn)可能性做了相關(guān)發(fā)表。相關(guān)成果表明，通過改進(jìn)已有MOS晶體管的擴(kuò)散層，便有望形成陡峭的亞閾值斜率。今后，LSI技術(shù)將朝著更注重低功耗的趨勢發(fā)展。從這一觀點(diǎn)來看，能夠形成陡峭亞閾值斜率的器件具有重大意義。
作為研究人員，我的夢(mèng)想仍與以前一樣。那就是使自己提案的器件變成產(chǎn)品，為社會(huì)做出貢獻(xiàn)。今后我將繼續(xù)追求這一夢(mèng)想。