利用傳統(tǒng)的標(biāo)準(zhǔn)并行口（ＳＰＰ）或ＲＳ２３２進(jìn)行數(shù)據(jù)傳輸，其速度和靈活性受到很大限制。而增強(qiáng)型并行端口ＥＰＰ(Ｅｎｈａｎｃｅｄ Ｐａｒａｌｌｅｌ Ｐｏｒｔ)不但與ＳＰＰ兼容，而且其最高傳輸速率可達(dá)ＩＳＡ總線的能力（２ＭＨｚ）。由于便攜式計(jì)算機(jī)日益普及，基于ＥＰＰ協(xié)議開發(fā)的便攜式微機(jī)采集系統(tǒng)將會(huì)是一個(gè)發(fā)展趨勢(shì)。

    通常，低速的數(shù)據(jù)采集系統(tǒng)可不需要板上的數(shù)據(jù)緩存區(qū)。但當(dāng)采集速率較高時(shí)，數(shù)據(jù)的回傳將占用ＣＰＵ大量的時(shí)間，因而不可能進(jìn)行其他的控制操作與數(shù)值處理，這時(shí)就需要足夠的緩存區(qū)來(lái)存放數(shù)據(jù)。我們?cè)谠O(shè)計(jì)高速數(shù)據(jù)采集系統(tǒng)時(shí)采用了ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ) ＩＤＴ７２０２其管腳功能如圖１所示。它不但提供了存儲(chǔ)空間作為數(shù)據(jù)的緩沖，而且還在ＥＰＰ并行總線和Ａ／Ｄ轉(zhuǎn)換器之間充當(dāng)一彈性的存儲(chǔ)器，因而無(wú)需考慮相互間的同步與協(xié)調(diào)。ＦＩＦＯ的優(yōu)點(diǎn)在于讀寫時(shí)序要求簡(jiǎn)單，內(nèi)部帶有讀寫的環(huán)形指針，在對(duì)芯片操作時(shí)不需額外的地址信息。隨著ＦＩＦＯ芯片存儲(chǔ)量的不斷增加和價(jià)格的不斷下降，它將成為傳統(tǒng)數(shù)據(jù)存儲(chǔ)器件ＲＡＭ、ＳＲＡＭ等的有力替代者。方案中的Ａ／Ｄ轉(zhuǎn)換器采用了Ａｎａｌｏｇ Ｄｅｖｉｃｅ 公司的ＡＤ１６７１，最大采集速率可達(dá)１．２５ＭＨｚ、１２Ｂｉｔ無(wú)漏碼轉(zhuǎn)換輸出。

１ ＥＰＰ協(xié)議簡(jiǎn)介

    ＥＰＰ協(xié)議與標(biāo)準(zhǔn)并行口協(xié)議兼容且能完成數(shù)據(jù)的雙向傳輸，它提供了四種數(shù)據(jù)傳送周期：數(shù)據(jù)寫周期；數(shù)據(jù)讀周期；地址寫周期；地址讀周期。

    在設(shè)計(jì)中我們把數(shù)據(jù)周期用于便攜機(jī)與采集板之間的數(shù)據(jù)傳輸，地址周期用于地址的傳送與選通。表１列出了ＤＢ２５插座在ＥＰＰ協(xié)議中的各腳定義。

表1 EPP信號(hào)定義

    圖２是一個(gè)數(shù)據(jù)寫周期的例子。

    （１) 程序執(zhí)行一個(gè)Ｉ／Ｏ寫周期，寫數(shù)據(jù)到Ｐｏｒｔ４（ＥＰＰ數(shù)據(jù)寄存器）。

    （２)ｎＷｒｉｔｅ變低，數(shù)據(jù)送到串行口上。

    （３)由于ｎＷａｉｔ為低，表示可以開始一個(gè)數(shù)據(jù)寫周期，ｎＤａｔａＳＴＢ變低。

    （４)等待外設(shè)的握手信號(hào)（等待ｎＷａｉｔ變高）。

    （５)ｎＤａｔａＳＴＢ變高，ＥＰＰ周期結(jié)束。

    （６)ＩＳＡ的Ｉ／Ｏ周期結(jié)束。

    （７)ｎＷａｉｔ變低，表示可以開始下一個(gè)數(shù)據(jù)寫周期。

    可以看到，整個(gè)數(shù)據(jù)傳送過(guò)程發(fā)生在一個(gè)ＩＳＡ Ｉ／Ｏ周期內(nèi)，所以用ＥＰＰ協(xié)議傳送數(shù)據(jù)，系統(tǒng)可以獲得接近ＩＳＡ總線的傳輸率（５００ｋ～２Ｍ ｂｙｔｅ／ｓ）。

２ ＡＤ１６７１控制及采集系統(tǒng)工作原理

    圖３是ＡＤ１６７１的ＡＤ轉(zhuǎn)換時(shí)序圖。

    ＡＤ１６７１在Ｅｎｃｏｄｅ信號(hào)上升沿開始Ａ／Ｄ轉(zhuǎn)換，Ｄａｖ信號(hào)在本次轉(zhuǎn)換完成前一定時(shí)間變低，直到Ｄａｖ出現(xiàn)上升沿表示本次轉(zhuǎn)換結(jié)束。為防止數(shù)字噪聲耦合帶來(lái)的誤差，Ｅｎｃｏｄｅ信號(hào)應(yīng)在Ｄａｖ信號(hào)變低后５０ｎｓ內(nèi)變低。系統(tǒng)中通過(guò)８２５４計(jì)數(shù)器對(duì)晶振進(jìn)行分頻來(lái)給ＡＤ１６７１提供Ｅｎｃｏｄｅ信號(hào)，以滿足其工作時(shí)序的需要。系統(tǒng)原理圖如圖４所示。系統(tǒng)初始化時(shí)，向８２５４的Ｃｌｏｃｋ０寫入計(jì)數(shù)值，由此可以靈活改變采樣間隔，同時(shí)寫入Ｃｌｏｃｋ１的計(jì)數(shù)值用來(lái)控制采樣的個(gè)數(shù)。晶振采用５ＭＨｚ有源四腳晶振，Ｄ觸發(fā)器實(shí)現(xiàn)觸發(fā)功能，系統(tǒng)工作原理如下：

    系統(tǒng)初始化完成后，經(jīng)地址譯碼器產(chǎn)生Ａｄｄ２信號(hào)，使Ｄ觸發(fā)器狀態(tài)翻轉(zhuǎn)，由低變到高，８２５４計(jì)數(shù)使能端Ｇａｔｅ０、Ｇａｔｅ１變高，８２５４開始方式２的計(jì)數(shù)。當(dāng)Ｃｌｏｃｋ０的計(jì)數(shù)時(shí)間到時(shí)，發(fā)出一個(gè)寬度為一時(shí)鐘周期的負(fù)脈沖，經(jīng)反向送入Ｅｎｃｏｄｅ，啟動(dòng)ＡＤ１６７１進(jìn)行Ａ／Ｄ轉(zhuǎn)換。一次轉(zhuǎn)換結(jié)束，利用Ｄａｖ信號(hào)將轉(zhuǎn)換的數(shù)據(jù)寫入ＩＤＴ７２０２，同時(shí)Ｃｌｏｃｋ１計(jì)數(shù)一次。當(dāng)Ｃｌｏｃｋ１計(jì)數(shù)時(shí)間到后，發(fā)出一個(gè)脈沖，用來(lái)實(shí)現(xiàn)對(duì)Ｄ觸發(fā)器的清零，使Ｇａｔｅ０、Ｇａｔｅ１變低，停止ＡＤ１６７１轉(zhuǎn)換，完成一次系統(tǒng)的采集工作。

３ ＦＩＦＯ與ＥＰＰ的接口電路

    圖５是ＥＰＰ與ＩＤＴ７２０２的接口電路。

    此電路是基于ＥＰＰ１．９設(shè)計(jì)的。ｎＤａｔａＳＴＢ與ｎＡｄｄＳＴＢ組合產(chǎn)生ｎＷａｉｔ回送信號(hào)，實(shí)現(xiàn)連鎖握手。方案中分別用數(shù)據(jù)讀周期、地址讀周期對(duì)１＃ＦＩＦＯ、２＃ＦＩＦＯ進(jìn)行讀取。ＥＰＰ模式設(shè)定后，對(duì)ＦＩＦＯ存儲(chǔ)器的讀取非常簡(jiǎn)單。通過(guò)產(chǎn)生一個(gè)單Ｉ／Ｏ讀指令到“基址＋４”，ＥＰＰ控制器就會(huì)產(chǎn)生所需的選通信號(hào)，用ＥＰＰ數(shù)據(jù)讀周期傳送數(shù)據(jù)。對(duì)“基址＋３”的Ｉ／Ｏ操作，可產(chǎn)生地址周期信號(hào)。

    Ｃ語(yǔ)言指令如下：

    讀一個(gè)字節(jié)數(shù)據(jù)：Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋４）；

    讀一個(gè)字節(jié)地址： Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋３）；

    實(shí)際應(yīng)用中ＦＩＦＯ的存取時(shí)間達(dá)到ｎｓ 級(jí)，ＥＰＰ的速度也接近ＩＳＡ總線的速率。上述接口電路屬于高頻，電路設(shè)計(jì)要注意消除干擾。ＦＩＦＯ的讀寫信源應(yīng)盡量靠近ＦＩＦＯ，沒用到的數(shù)據(jù)輸入端應(yīng)接地或ＶＣＣ等。