常見(jiàn)的雷達(dá)信號(hào)模擬設(shè)備可分為雷達(dá)信號(hào)模擬器和雷達(dá)回波模擬器兩類。其中，雷達(dá)信號(hào)模擬器一般用于模擬雷達(dá)發(fā)射信號(hào)，可完成電子偵察設(shè)備的調(diào)試、測(cè)試、試驗(yàn)、訓(xùn)練等任務(wù)[1]；雷達(dá)回波模擬器用于模擬雷達(dá)接收機(jī)獲取的綜合信號(hào)(包括目標(biāo)回波、雜波、干擾、噪聲等)，在雷達(dá)調(diào)試、測(cè)試、試驗(yàn)、訓(xùn)練、檢測(cè)維修等過(guò)程中發(fā)揮著重要作用[2]。根據(jù)功能，雷達(dá)回波模擬器又可分為雷達(dá)目標(biāo)信號(hào)產(chǎn)生器RTG(Radar Target Generator)、雷達(dá)回波信號(hào)模擬器RSS(Radar Signal Simulator)以及雷達(dá)環(huán)境模擬器RES(Radar Environment Simulator)。RTG用于產(chǎn)生較為簡(jiǎn)單的雷達(dá)目標(biāo)回波信號(hào)，由于缺少干擾和雜波信號(hào)，應(yīng)用范圍有限[3]；RSS可以模擬產(chǎn)生雷達(dá)目標(biāo)回波、干擾、雜波等綜合回波信號(hào)，廣泛應(yīng)用于雷達(dá)研制、調(diào)試、測(cè)試等場(chǎng)合[4-5]，但一般缺少與雷達(dá)的實(shí)時(shí)交互能力；RES能夠根據(jù)雷達(dá)當(dāng)前狀態(tài)和戰(zhàn)場(chǎng)想定，實(shí)時(shí)產(chǎn)生對(duì)應(yīng)的綜合回波信號(hào)注入或饋入雷達(dá)，完成雷達(dá)訓(xùn)練、保障等任務(wù)[6-7]。隨著雷達(dá)作戰(zhàn)中電磁環(huán)境的日益復(fù)雜，訓(xùn)練、保障過(guò)程中對(duì)電磁環(huán)境模擬的需求日益迫切，因此，RES成為當(dāng)前雷達(dá)回波模擬器的研究熱點(diǎn)[8]。

    實(shí)現(xiàn)RES的關(guān)鍵是實(shí)時(shí)生成與雷達(dá)狀態(tài)相匹配的綜合回波信號(hào)。其中，難點(diǎn)是在便攜式條件下實(shí)現(xiàn)多波段脈間捷變頻雷達(dá)的信號(hào)實(shí)時(shí)模擬。一方面要求具有雷達(dá)狀態(tài)獲取、傳輸，且信號(hào)處理部分具備高速處理的能力；另一方面要求射頻模塊具備多波段寬帶快速跳頻的能力。因此，射頻模塊性能的好壞將直接影響RES的性能。
    高性價(jià)比多波段寬帶快速跳頻模塊的設(shè)計(jì)是當(dāng)前微波模塊設(shè)計(jì)的熱點(diǎn)之一[9]，本文采用DDS+倍頻鏈技術(shù)，實(shí)現(xiàn)了輸出射頻信號(hào)在C、X波段的頻率跳變。其頻帶較寬、跳頻速度快、雜散低、相噪低、頻率分辨率高，并且輸出功率可調(diào)，確保了RES系統(tǒng)的實(shí)現(xiàn)。
1 設(shè)計(jì)方案
1.1 設(shè)計(jì)指標(biāo)
    設(shè)計(jì)指標(biāo)有：(1)工作頻段：C波段、X波段；(2)相對(duì)帶寬：10%；(3)頻率分辨率：小于10 Hz；(4)跳頻時(shí)間：小于5 μs；(5)輸出雜散抑制：優(yōu)于-50 dBc；(6)相位噪聲：優(yōu)于－70 dBc/Hz@10 kHz；(7)輸出功率：可控，步進(jìn)精度為0.5 dBm。
1.2 方案設(shè)計(jì)
    寬帶微波頻率源主要有以下幾種實(shí)現(xiàn)方式：直接數(shù)字頻率合成(DDS)、鎖相環(huán)(PLL)、DDS激勵(lì)PLL或倍頻器[10]。DDS技術(shù)具有頻率分辨率高、頻率切換快、頻率穩(wěn)定度高等優(yōu)點(diǎn)，但是輸出信號(hào)頻率較低、帶寬有限；PLL技術(shù)輸出頻譜純度高，但其頻率轉(zhuǎn)變時(shí)間較長(zhǎng)，頻率分辨率也有限。通常會(huì)考慮把DDS和PLL組合在一起應(yīng)用，但DDS和PLL結(jié)合的主要缺點(diǎn)是頻率轉(zhuǎn)換時(shí)間較長(zhǎng)。雖然DDS本身的頻率轉(zhuǎn)換時(shí)間很快(可達(dá)ns級(jí))，但其輸出頻率低，雜散多，所以要依靠PLL實(shí)現(xiàn)倍頻和跟蹤濾波，而PLL在跟蹤頻率時(shí)需要一定的捕獲時(shí)間，這個(gè)時(shí)間與環(huán)路的類型、參數(shù)和頻率步進(jìn)等有關(guān)，而DDS+PLL頻率合成的轉(zhuǎn)換時(shí)間取決于PLL，這就相當(dāng)于犧牲了DDS頻率轉(zhuǎn)換時(shí)間快的優(yōu)點(diǎn)換取高輸出頻率和純凈的頻譜。
    因此本設(shè)計(jì)中，使用倍頻器代替PLL，可以克服DDS+PLL頻率合成器轉(zhuǎn)換時(shí)間較長(zhǎng)的缺點(diǎn)。采用“DDS+倍頻鏈”的設(shè)計(jì)方案，以DDS作為頻率合成的核心，用倍頻鏈提高DDS的輸出頻率，同時(shí)拓展了DDS的輸出帶寬，容易滿足系統(tǒng)設(shè)計(jì)的要求。盡管倍頻會(huì)使輸出產(chǎn)生非線性失真和雜散，若合理選擇DDS直接輸出的頻段，利用帶通濾波器可有效地抑制DDS的雜散輸出，可以保證頻率合成器在輸出頻率高速切換的同時(shí)滿足輸出頻譜純度的要求。雙波段快速跳頻模塊設(shè)計(jì)框圖如圖1所示。

    該模塊工作過(guò)程為：DDS在FPGA的時(shí)序控制下，產(chǎn)生窄帶信號(hào)，經(jīng)DDS倍頻鏈后滿足帶寬要求；輸入的中頻模擬信號(hào)經(jīng)兩次混頻后分別與DDS輸出的16次倍頻和32次倍頻后的信號(hào)混頻，實(shí)現(xiàn)C波段和X波段射頻輸出的要求，通過(guò)開(kāi)關(guān)選通電路實(shí)現(xiàn)C波段和X波段之間的切換。輸出端接一個(gè)6 bit數(shù)字衰減器，用于控制射頻輸出功率的大小。在實(shí)現(xiàn)設(shè)計(jì)指標(biāo)的前提下，如何提高輸出信號(hào)的頻譜純度是本方案實(shí)現(xiàn)的難點(diǎn)。
1.3 主要器件選擇
    該系統(tǒng)主要由DDS、倍頻鏈、數(shù)字開(kāi)關(guān)、FPGA、本振源及帶通濾波器組成。DDS芯片采用Analog Device公司的產(chǎn)品AD9912；倍頻鏈由功分、放大、混頻、倍頻等部分組成，將DDS輸出信號(hào)實(shí)現(xiàn)輸出頻率的倍頻，以供數(shù)字開(kāi)關(guān)選擇輸出；數(shù)字開(kāi)關(guān)采用Hittite公司的HMC232LP4開(kāi)關(guān)，開(kāi)關(guān)時(shí)間為6 ns，是一款寬帶、高隔離、無(wú)反射砷化鎵場(chǎng)效應(yīng)晶體管雙路選擇開(kāi)關(guān)，可以實(shí)現(xiàn)頻率快速跳變；FPGA芯片采用美國(guó)Altera公司的CycloneII系列EP2C5T144C8，其功能強(qiáng)大，性價(jià)比較高；本振源選用SYNERGY微波公司的LFSW2476-10和LFSW190410-100芯片，本振源的選取會(huì)直接影響射頻輸出的相位噪聲指標(biāo)及雜散抑制能力；低頻段的帶通濾波器設(shè)計(jì)采用LC濾波器，高頻段的濾波器設(shè)計(jì)采用平行耦合微帶帶通濾波器，對(duì)帶外雜散的抑制均大于30 dB，帶內(nèi)紋波小于0.5 dB，輸入、輸出阻抗均為50 Ω。
1.4 方案實(shí)現(xiàn)
1.4.1 低雜散設(shè)計(jì)
    該模塊的雜散主要來(lái)源于DDS雜散及混頻后的交互調(diào)分量[11]。產(chǎn)生DDS雜散的主要原因?yàn)橄辔唤財(cái)嗾`差、幅度量化誤差和DAC非線性誤差，所以DDS芯片和混頻器的選擇尤為重要。本設(shè)計(jì)中，DDS芯片選用具有雜散抑制通道的AD9912芯片，其突出特點(diǎn)是擁有能夠編程的輔助直接數(shù)字頻率合成器通道，可以降低輸出頻譜中問(wèn)題諧波雜散的等級(jí)，改進(jìn)了DDS固有的雜散和噪聲大等缺點(diǎn)。本方案中，DDS所選頻段雜散抑制為－61 dBc。
      根據(jù)頻率范圍的需要，混頻器選擇性價(jià)比和隔離度均較高的器件，最后通過(guò)濾波器可以濾除混頻后的交互調(diào)分量，保證低雜散的實(shí)現(xiàn)。同時(shí)，由于該模塊工作頻率較高，必須做好電磁兼容性設(shè)計(jì)。
1.4.2 跳頻時(shí)間設(shè)計(jì)
      跳頻時(shí)間主要由數(shù)據(jù)配置時(shí)間、DDS芯片響應(yīng)時(shí)間和PIN開(kāi)關(guān)切換時(shí)間構(gòu)成[12]。本設(shè)計(jì)中所用DDS芯片為AD9912，該芯片只能采用串口模式進(jìn)行配置。AD9912需要配置的頻率控制字的位數(shù)為48 bit，指令控制字位數(shù)為16 bit，所以FPGA和DDS的串行通信發(fā)送的數(shù)據(jù)總共為64 bit。經(jīng)計(jì)算，F(xiàn)PGA工作在50 MHz主頻時(shí)，完成64 bit的數(shù)據(jù)配置所需時(shí)間為2.56 μs，并且由芯片數(shù)據(jù)手冊(cè)可知，DDS芯片響應(yīng)時(shí)間小于1 μs，PIN開(kāi)關(guān)切換實(shí)際測(cè)試時(shí)間小于1 μs，且DDS芯片響應(yīng)時(shí)間和PIN開(kāi)關(guān)切換時(shí)間可在同一時(shí)段完成，所以總時(shí)間可滿足系統(tǒng)跳頻時(shí)間小于5 μs的要求。
1.4.3 低相噪設(shè)計(jì)
    通過(guò)分析AD9912的數(shù)據(jù)手冊(cè)給出的測(cè)試數(shù)據(jù)可以看出，在不使用內(nèi)部PLL乘法器時(shí)，其相位噪聲優(yōu)于-130 dBc/Hz@10 kHz。AD9912的850 MHz時(shí)鐘信號(hào)采用鎖相方案，對(duì)相位噪聲有影響的器件主要是鑒相器和參考時(shí)鐘。鑒相器采用ADI公司的ADF4106芯片，其歸一化噪聲基底為－219 dBc/Hz@10 kHz，當(dāng)鑒相頻率等于25 MHz時(shí)，環(huán)路分頻比N為850/25=34，則帶內(nèi)總的相位噪聲為－114.4 dBc/Hz。此外，考慮到PLL參考時(shí)鐘也會(huì)對(duì)相位噪聲產(chǎn)生較大的影響，系統(tǒng)采用輸出頻率為100 MHz的晶振，其相位噪聲為－145 dBc/Hz@10 kHz，它對(duì)輸出相位噪聲的影響為－126.4 dBc/Hz。綜上所述，850 MHz時(shí)鐘信號(hào)的輸出相噪為－114.4 dBc/Hz@10 kHz，這是DDS總相位噪聲。經(jīng)32倍頻后輸出的相位噪聲惡化20lg32 dB(即30 dB)，混頻器3的RF輸入端相噪為－84.4 dBc/Hz@10 kHz。本振源1和本振源2選用SYN-ERGY微波公司的頻綜LFSW2476-10和LFSW190410-100，其相位噪聲分別為－100 dBc/Hz@10 kHz和－85dBc/Hz@10 kHz，混頻后的相位噪聲按較差的計(jì)算，取－85 dBc/Hz@10 kHz，該信號(hào)在混頻器3中與DDS倍頻后的信號(hào)混頻。由于RF和LO端口輸入相噪相差不大，因此輸出相噪惡化3 dB(即－82 dBc/Hz@10 kHz)，優(yōu)于－70 dBc/Hz@10 kHz，滿足系統(tǒng)設(shè)計(jì)對(duì)相位噪聲的指標(biāo)要求。
1.4.4 電磁兼容設(shè)計(jì)
    電磁兼容性對(duì)系統(tǒng)的相位噪聲、雜散等重要指標(biāo)有很大的影響，如果設(shè)計(jì)不當(dāng)，則會(huì)致使指標(biāo)很難滿足設(shè)計(jì)要求。因此，為保證系統(tǒng)工作性能，需要采取措施減少或抑制外來(lái)干擾噪聲，降低附加噪聲和系統(tǒng)自身信號(hào)串?dāng)_。具體措施如下：
    (1)做好屏蔽措施。屏蔽不僅對(duì)輻射干擾有良好的抑制效果，而且對(duì)靜電干擾和干擾的電容性耦合、電感性耦合均有明顯的抑制性作用。本設(shè)計(jì)選用鋁合金材料制作屏蔽盒，將分好塊的電路分別放入各屏蔽盒中，把蓋蓋好并用螺釘緊固。各個(gè)屏蔽盒之間的高頻信號(hào)用SMA接頭引出，通過(guò)同軸線連接，可有效防止外界干擾進(jìn)入屏蔽盒。
    (2)做好接地和PCB布線。模擬電路部分和數(shù)字電路部分要分開(kāi)，以避免模擬電路、數(shù)字電路和電源公共回線產(chǎn)生公共阻抗的耦合。對(duì)于差分傳輸?shù)男盘?hào)，應(yīng)遵循等長(zhǎng)等距原則。
1.4.5 電路設(shè)計(jì)調(diào)試
    π型衰減網(wǎng)絡(luò)通過(guò)電壓來(lái)控制射頻信號(hào)的功率，對(duì)電路起到衰減和匹配作用。由于倍頻器、混頻器等微波器件對(duì)射頻輸入都有功率方面的要求，所以π型衰減網(wǎng)絡(luò)在射頻以及微波網(wǎng)絡(luò)方面有很廣泛的應(yīng)用。π型衰減網(wǎng)絡(luò)的基本結(jié)構(gòu)如圖2所示，該網(wǎng)絡(luò)由3個(gè)電阻組成，且兩邊的并聯(lián)電阻相等。

   
2 實(shí)驗(yàn)結(jié)果與分析
    若參考時(shí)鐘頻率不變，DDS的頻率分辨率只由相位累加器的位數(shù)決定。DDS的輸出頻率分辨率為頻率控制字為1時(shí)DDS的輸出頻率。本文參考時(shí)鐘為850 MHz，輸出分辨率為f=(1×850×106)/232=0.197 Hz。將DDS的輸出32倍頻后，頻率合成器的分辨率為f=0.197×32=6.33 Hz，滿足指標(biāo)要求。
    分別從C波段和X波段選取一個(gè)頻點(diǎn)，采用Anritsu系列頻譜分析儀MS2668C測(cè)試雜散，C波段的雜散抑制為-57.3 dBc，X波段的雜散抑制為-52.8 dBc，驗(yàn)證了輸出雜散抑制優(yōu)于-50 dBc。同時(shí)C波段和X波段的相噪在－75 dBc/Hz@10 kHz附近，該結(jié)果與理論值相近，均優(yōu)于－70 dBc/Hz@10 kHz，滿足設(shè)計(jì)指標(biāo)要求。從C波段取一頻點(diǎn)，測(cè)試雜散及相噪結(jié)果分別如圖4和圖5所示，從圖中可看出系統(tǒng)滿足指標(biāo)要求。

    通過(guò)實(shí)際電路驗(yàn)證，本設(shè)計(jì)的雙波段快速跳頻系統(tǒng)達(dá)到了設(shè)計(jì)要求，跳頻速度快、頻帶寬、雜散低、相噪低、頻率分辨率高，便于數(shù)字控制且結(jié)構(gòu)簡(jiǎn)單。同時(shí)，該系統(tǒng)體積小，成本低，易于生產(chǎn)實(shí)現(xiàn)，可廣泛應(yīng)用于部隊(duì)雷達(dá)的抗干擾訓(xùn)練和檢測(cè)。
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