A/D數(shù)據(jù)采集是數(shù)字信號處理中的重要環(huán)節(jié)，針對不同任務(wù)，數(shù)據(jù)采集要達(dá)到的技術(shù)指標(biāo)也不同。對于瞬態(tài)信號、雷達(dá)信號和圖像信號的數(shù)據(jù)采集一般都要求速度在2 MB/s～80 MB/s之間。目前流行的數(shù)據(jù)采集卡一部分是基于ISA總線的，但其最大缺點(diǎn)是傳輸速率低,不能實(shí)現(xiàn)實(shí)時傳輸；另一部分是基于PCI/CPCI總線，其優(yōu)點(diǎn)在于能夠?qū)崿F(xiàn)設(shè)備間的快速訪問,而且33 MHz/32 bit的PCI/CPCI總線可以實(shí)現(xiàn)132 MB/s的數(shù)據(jù)傳輸率。但是PCI/CPCI總線沒有同步機(jī)制，不能很好地滿足需要多個設(shè)備同步工作的特定場合。

    面向儀器系統(tǒng)的PCI擴(kuò)展PXI(PCI eXtensions for Instrumentation)[1]是一種全新的開放性、模塊化儀器總線規(guī)范。PXI結(jié)合了PCI的電氣總線特性與Compact PCI的堅固性、模塊化及機(jī)械封裝特性，通過增加用于多板同步的觸發(fā)總線和參考時鐘、用于進(jìn)行精確定時的星形觸發(fā)總線以及用于相鄰模塊間高速通信的局部總線來滿足試驗(yàn)和測量用戶的要求，適合于試驗(yàn)和測量、自動化系統(tǒng)和數(shù)據(jù)采集領(lǐng)域。
    本數(shù)據(jù)采集模塊的設(shè)計思想是利用已有的同類ISA插卡，將ISA插卡移植到CPCI總線上，作為PXI測試系統(tǒng)的一個功能模塊，響應(yīng)零槽控制器發(fā)出的觸發(fā)信號。
1 PXI總線規(guī)范介紹
    PXI總線是一種由美國國家儀器公司發(fā)布的堅固的基于PC的測量和自動化總線。它是以PCI(Peripheral Component Interconnect)及Compact PCI為基礎(chǔ)再加上一些PXI特有的信號組合而成的一個總線架構(gòu)。PXI繼承了PCI的電氣信號，使得PXI擁有如PCI Bus的極高數(shù)據(jù)傳輸能力，因此具有高達(dá)132 MB/s～528 MB/s的傳輸性能，在軟件上是完全兼容的。另一方面，PXI采用與Compact PCI一樣的機(jī)械外型結(jié)構(gòu)，因此同樣具有高密度、堅固外殼及高性能連接器的特性。
    PXI總線通過增加專門的系統(tǒng)參考時鐘、觸發(fā)總線、星形觸發(fā)和模塊間的局部總線來滿足高精度定時、同步和數(shù)據(jù)通信要求。PXI不僅在保持PCI總線所有優(yōu)點(diǎn)的前提下增加了這些儀器特性，而且可以比臺式PCI計算機(jī)多提供3個儀器插槽，使單個PXI總線機(jī)箱的儀器模塊插槽總數(shù)達(dá)到7個。
    PXI主要電氣特性如下：
    (1) 10 MHz參考時鐘
    PXI規(guī)范定義了一個低歪斜的10 MHz參考時鐘。該參考時鐘位于背板上，并且分布至每一個外設(shè)槽，其特色是由時鐘源開始至每一槽的布線長度都是等長的，因此每一外設(shè)槽所接受的時鐘都是相同相位的，這對多個儀器模塊的同步來說是一個很方便的時鐘源。
    (2) 局部總線
    PXI局部總線是菊花鏈總線，它連接每個外圍插槽及其相鄰槽。某個槽的右側(cè)局部總線連接其相鄰槽的左側(cè)局部總線，以此類推。每個本地總線寬度為13 bit，可用于在模塊之間傳輸模擬信號或提供高速邊帶通信路徑，并不會影響PXI的帶寬。局部總線信號的分布范圍包括從高速TTL信號到42 V的模擬信號。
    (3) 星形觸發(fā)
    PXI星形觸發(fā)總線為PXI系統(tǒng)用戶提供了超高性能的同步功能。星形觸發(fā)總線在第一個外圍插槽(系統(tǒng)插槽的相鄰槽)和其他外圍插槽之間實(shí)現(xiàn)一個專用觸發(fā)總線，用戶可在第一個插槽安裝一個可選的星形觸發(fā)控制器，為其他外圍模塊提供非常精確的觸發(fā)信號。
    (4) 觸發(fā)總線
    PXI規(guī)定了8條靈活的公共觸發(fā)總線，在背板上從系統(tǒng)槽連接到其余的外設(shè)槽，為所有插在PXI背板上的儀器模塊提供了一個共享的溝通管道。這個8 bit寬度的總線可以讓多個儀器模塊之間傳送時鐘信號、觸發(fā)信號以及實(shí)現(xiàn)特定的傳送協(xié)議。
2 PXI A/D數(shù)據(jù)采集模塊功能及電路設(shè)計
2.1 PXI A/D數(shù)據(jù)采集模塊
　    本文中的A/D數(shù)據(jù)采集模塊是基于PXI測試系統(tǒng)、應(yīng)用于地面單元測試的數(shù)據(jù)采集系統(tǒng)，其主要技術(shù)指標(biāo)包括：數(shù)據(jù)采集分辨率為12 bit；A/D轉(zhuǎn)換器采樣率為100 kHz；具有8路模擬量輸入；通過CPCI總線高速傳輸數(shù)據(jù)；觸發(fā)控制功能由CPLD完成,能夠響應(yīng)PXI總線觸發(fā)信號。PXI A/D數(shù)據(jù)采集模塊結(jié)構(gòu)圖如圖1所示。

    該數(shù)據(jù)采集模塊主要由三部分構(gòu)成：A/D采集電路、ISA/CPCI總線轉(zhuǎn)換電路和儀器總線控制電路。
    A/D采集電路主要用于完成模擬信號的采集及其到數(shù)字信號的轉(zhuǎn)換。
    ISA/CPCI總線轉(zhuǎn)換電路的作用是通過一個PCI橋設(shè)備將A/D采集電路中的ISA總線和背板的CPCI總線相連,使采集到的數(shù)據(jù)可以在CPCI總線上得到高速傳輸。
    儀器總線控制電路主要功能：(1)響應(yīng)觸發(fā)信號；(2)控制A/D采集電路通道；(3)產(chǎn)生PXI I/O模塊控制信號。
2.2 PXI A/D板總線接口電路
2.2.1 PCI橋設(shè)備PCI9052
    PLX公司生產(chǎn)的PCI9052[2]是一種功能強(qiáng)、使用靈活的PCI總線控制器專用芯片，該芯片符合PCI局部總線規(guī)范，可作為PCI總線目標(biāo)設(shè)備(從設(shè)備)，實(shí)現(xiàn)基本的傳送要求，且PCI9052的峰值傳送速率高達(dá)132 MB/s。
    通過對PCI橋設(shè)備寄存器的設(shè)定,可將PCI9052設(shè)定為ISA接口模式。在此情形下，通過8 bit或16 bit內(nèi)存和I/O映射，可使ISA總線直接與CPCI總線相連。
2.2.2 PCI9052的ISA接口模式
    PCI9052在ISA模式下的信號連接如圖2所示。

    ISA端連接如下:由于PXI A/D模塊中只涉及對I/O的操作，且為16 bit寬的數(shù)據(jù)，因此，MEMWR＃、MEMRD＃、SBHE＃和BALE信號可以不用。LAD[15:0]是16 bit的數(shù)據(jù)總線。LA[23:2]和ISAA[1:0]共同組成ISA的地址總線，對于16 bit數(shù)據(jù)線，每次讀寫2 B，這時ISAA[0]不用，ISAA[1]和LA[23:2]一起進(jìn)行地址譯碼。需要注意的是，并不是所有的地址線都要進(jìn)行地址譯碼，必須根據(jù)板卡上實(shí)際I/O端口空間的大小選擇譯碼地址線的數(shù)目。
   IORD＃和IOWR＃是ISA總線端的讀寫信號。LCLK是ISA端時鐘信號，按芯片要求外接8 MHz的時鐘。LRESET＃是PCI9052芯片上電時PCI端復(fù)位后所發(fā)出的對ISA端進(jìn)行復(fù)位的信號，在ISA模式下該信號輸出高有效。
   LINTi1和LINTi2是局部總線中斷輸入信號，本文中對這兩個信號進(jìn)行了上拉處理。NOWS＃是無等待標(biāo)志信號，對此引腳進(jìn)行了上拉處理以減少等待時鐘數(shù)。LRDY＃是局部準(zhǔn)備就緒信號，一般對它進(jìn)行下拉或接地處理。CHRDY是局部通道準(zhǔn)備好信號，一般要進(jìn)行上拉處理。LHOLD是局部總線請求信號，進(jìn)行下拉或接地處理。MODE是模式選擇信號，由于設(shè)計中使用的是ISA非復(fù)用模式，因此該引腳接地。
　在設(shè)計電路板時，嚴(yán)格遵循了CPCI規(guī)范。電源和地線要盡可能寬且電源濾波良好，在芯片的每個電源引腳接了0.1 μF的濾波電容。由于PCI時鐘信號的一半要靠反射波來提升，因此，根據(jù)PCI規(guī)范要求，設(shè)備模塊上的PCI時鐘信號走線長度保證為2 500 mil(1 mil=0.025 4 mm)。
2.2.3 串行EEPROM的配置  
    與ISA總線相比，PCI總線支持三個物理空間：存儲器地址空間、I/O地址空間和配置空間。配置空間是PCI所特有的一個空間，所有的PCI設(shè)備必須提供配置空間。PCI9052芯片的配置寄存器內(nèi)容是在芯片復(fù)位時通過串行EEPROM加載。串行EEPROM存儲了PCI9052的配置信息，諸如設(shè)備號DID、制造商號VID、子設(shè)備號SDID、子制造商號SVID、中斷號、設(shè)備類型號、局部空間基地址、局部空間描述符、片選響應(yīng)以及局部響應(yīng)控制CNTRL等信號。
    系統(tǒng)加電時，通過PCI的RST復(fù)位，PCI9052首先檢測EEPROM是否存在。如果檢測到EEPROM首字不是FFFFH，PCI9052將依次讀取EEPROM的內(nèi)容來初始化內(nèi)部寄存器。PCI BIOS根據(jù)配置寄存器的內(nèi)容進(jìn)行系統(tǒng)資源分配，使整個PCI系統(tǒng)的資源避免沖突，從而實(shí)現(xiàn)PCI總線的即插即用特性。
　按照A/D數(shù)據(jù)采集模塊的設(shè)計要求，用于解碼的ISA地址線為A[9:1]，用于對A/D操作的I/O口地址范圍是0x300H～0x304H,對應(yīng)的ISA地址編碼是0x300H～0x306H。
    各控制端口地址對應(yīng)的操作如表1所示。

    由上可知，PCI9052的ISA端對I/O操作的基地址可設(shè)為0x300H。根據(jù)PCI9052設(shè)計規(guī)范，要訪問ISA端的0x300H～0x304H I/O端口，局部總線空間1尋址范圍必須設(shè)為16 B，但實(shí)際上只用到3個端口(即0x300H、0x302H、0x304H),故將ISA總線寬度設(shè)為16 bit。PCI9052局部地址空間1的各寄存器的初始值如表2所示。
    在ISA模式下，串行EEPROM是不能忽略的，且局部空間1必須映射為I/O空間，局部空間0必須映射為內(nèi)存空間，本數(shù)據(jù)采集模塊只用到了I/O空間。根據(jù)規(guī)范，沒有用到的局部空間相應(yīng)的寄存器可以全部設(shè)置為零。此外，在ISA模式下雖然不存在片選信號，但必須設(shè)置它為一個合適的值，使它的值與局部空間1的基地址和范圍相匹配；否則，局部地址空間無法響應(yīng)PCI的控制指令。
　根據(jù)PCI9052設(shè)計規(guī)范，配置芯片必須能連續(xù)讀寫，否則系統(tǒng)無法正常工作。本模塊采用的是MicroChip公司的93LC46B，具有連續(xù)讀寫功能，容量1 KB，按64×16 bit配置。
2.3 A/D采集電路
　A/D采集電路由模擬多路轉(zhuǎn)換器、精密放大器、A/D轉(zhuǎn)換器及驅(qū)動電路等部分構(gòu)成， 其工作結(jié)構(gòu)流程圖如圖3所示。

　模擬多路轉(zhuǎn)換器將采集到的一路模擬信號經(jīng)放大器放大后，通過A/D變換器轉(zhuǎn)換為數(shù)字信號傳輸給驅(qū)動電路?？删幊踢壿嬈?GAL)主要提供一個轉(zhuǎn)換控制信號給A/D轉(zhuǎn)換器。
    A/D轉(zhuǎn)換器是A/D采集電路的關(guān)鍵器件，本設(shè)計采用美國ADI公司的高性能12位A/D轉(zhuǎn)換芯片AD1674[3]。該芯片內(nèi)部自帶采樣保持器(SHA)、10 V基準(zhǔn)電壓源、時鐘源以及可與微處理器總線直接接口的暫存/三態(tài)輸出緩沖器，12 bit的采樣分辨率，采樣頻率為100 kHz，有全控模式和單一工作模式兩種操作模式，支持四種單極或雙極電壓輸入(±5 V、±10 V、0～10 V和0～20 V)。本模塊設(shè)計采用單一工作模式，單極性電壓輸入。
2.4 CPLD觸發(fā)控制電路
2.4.1 CPLD內(nèi)部邏輯設(shè)計
    CPLD的主要功能包括：響應(yīng)由零槽控制器發(fā)出的PXI觸發(fā)信號；產(chǎn)生使能信號，控制數(shù)據(jù)采集電路通道的開啟與閉合；產(chǎn)生I/O板控制信號，并將控制信號傳送給I/O板。其內(nèi)部實(shí)現(xiàn)的邏輯電路結(jié)構(gòu)如圖4所示。

    在零槽控制器上通過軟件向觸發(fā)總線寫入觸發(fā)信號，CPLD響應(yīng)觸發(fā)信號后，將輸出一使能信號給通道鎖存器，從而控制數(shù)據(jù)采集電路通道的開啟與閉合。
    當(dāng)響應(yīng)觸發(fā)信號時，通道鎖存器鎖存通道號，并將通道號傳送給多路開關(guān)，采集部分從相應(yīng)通道采集模擬數(shù)據(jù)；當(dāng)響應(yīng)停止觸發(fā)信號時，通道鎖存器將不被使能，多路開關(guān)輸出處于高阻態(tài)，采集部分停止工作。
2.4.2 功能仿真
    數(shù)據(jù)采集模塊上的PXI控制器功能仿真波形如圖5所示。

    從圖5中可以看出，當(dāng)響應(yīng)觸發(fā)時，CPLD產(chǎn)生一個低電平有效的CS信號，用于控制多路開關(guān)；當(dāng)模塊被觸發(fā)后，在對A/D采集、轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行預(yù)處理時，如果出現(xiàn)預(yù)設(shè)事件發(fā)生的情況，例如電壓增大超過上限值，CPLD產(chǎn)生相應(yīng)的控制信號放到局部總線上，供I/O模塊使用，以產(chǎn)生控制外部設(shè)備(如繼電器等)的信號。
    該數(shù)據(jù)采集模塊現(xiàn)已通過調(diào)試和工程應(yīng)用，各部分工作正常，可保證以一定的精度采集數(shù)據(jù)，并將數(shù)據(jù)放到CPCI總線上，能夠響應(yīng)零槽控制器發(fā)出的觸發(fā)信號，控制多通道采集電路，并與I/O板配合工作。
參考文獻(xiàn)
[1] PXI Specification PCI eXtensions for Instrumentation. Revision 2.0 2000.
[2] PLX Technology. PCI 9052 Data Book Version 2.0.
[3] Analog Devices. AD1674 Data Book.