摘  要： 一種采用AD9739與FPGA相結合、在FPGA上實現(xiàn)全數(shù)字QAM射頻調(diào)制的方法。闡述了柰奎斯特濾波器、插值濾波器、多相濾波器、多相數(shù)字頻率合成器的實現(xiàn)方法，并采用多相濾波技術和OSERDES技術解決了射頻信號高采樣率問題。介紹了AD9739的接口設計，并給出調(diào)制器的射頻輸出信號的實測結果，性能指標符合國家制定的DVB_C標準。
關鍵詞： Nyquist濾波器；插值濾波；多相濾波；多相載波；OSERDES

    數(shù)字電視要求載波的頻率范圍為5 MHz～860 MHz，但由于受到FPGA內(nèi)部資源運算速度的限制，一般只能實現(xiàn)中頻調(diào)制[1]。傳統(tǒng)的射頻調(diào)制[2]需要在中頻調(diào)制之后加上變頻器，但這樣增加了設計的復雜度及成本。本文采用多相濾波器、多相數(shù)字頻率合成器及OSERDES技術，在FPGA內(nèi)部通過對基帶信號進行288倍插值運算，采用ADI 公司最新推出的AD9739，實現(xiàn)了全數(shù)字QAM射頻調(diào)制。
1 系統(tǒng)構架
    DVB-C的符號率一般為3 Mb/s～7 Mb/s，該TS流先經(jīng)過信道編碼，星圖映射后生成I、Q兩路，經(jīng)過柰奎斯特濾波器、一級半帶濾波、9倍CIC插值濾波生成中頻信號，其速率為108 Mb/s～252 Mb/s。此時I、Q兩路數(shù)據(jù)分別經(jīng)過相同的多相濾波器，生成8路數(shù)據(jù)流。該8路數(shù)據(jù)流之間有連續(xù)的相位，DDS的輸出也分為8路，每路同樣有連續(xù)的相位，正弦信號的8路數(shù)據(jù)分別與I路的8路信號相乘，余弦信號的8路數(shù)據(jù)分別與Q路的8路信號相乘，然后再分別相加，生成的8路信號送給2路OSERDES，每路OSERDES采用4和1(DDR模式)，這樣產(chǎn)生2路信號再按一定順序傳輸給AD9739。此時的DA的采樣率高達1 980 Mb/s，從而實現(xiàn)射頻調(diào)制，全數(shù)字QAM射頻調(diào)制原理如圖1。

2 射頻調(diào)制
2.1 柰奎斯特濾波器
    在現(xiàn)代無線通信中，由于基帶信號的頻譜范圍比較寬，為了有效利用信道，在信號傳出去之前，都要對信號進行頻譜壓縮，使其在消除碼間干擾和達到最佳檢測的前提下，大大提高頻帶的利用率[3]。一般使用柰奎斯特濾波器完成這一變化，參數(shù)如下：滾降系數(shù)為0.15、W_P=0.5、W_c=0.575、Ap=0.01 dB、As=80 dB、95個抽頭系數(shù)。借助Matlab工具下Fdatool實現(xiàn)上述濾波器，其頻率響應如圖2。濾波器采用Xilinx ISE內(nèi)部的IP核，輸入數(shù)據(jù)寬度為5 bit，抽頭系數(shù)進行14 bit量化，輸出數(shù)據(jù)寬為18 bit，濾波器類型選擇2倍內(nèi)插。

2.2 半帶濾波
    要實現(xiàn)數(shù)字信號的升采樣，一般采用半帶濾波與CIC插值濾波聯(lián)合的方式。為實現(xiàn)不同的升采樣可以使用不同的級聯(lián)方式，常規(guī)的做法是2級半帶然后加CIC插值濾波，但這樣占用的資源比較多，為此提出了一級半帶加9倍CIC插值的模式。半帶濾波器的設計參數(shù)：W_P=0.25、Ws=0.75、Ap=0.01 dB、As=80 dB，對系數(shù)14 bit量化，在FPGA中實現(xiàn)其頻響如圖3 所示。

2.3 CIC插值濾波
    CIC插值濾波調(diào)用Xilinx ISE的IP核， 采用4級級聯(lián)積分梳妝濾波器，進行9倍插值，其頻響如圖4所示。其帶外抑制比為50 dB，之前已經(jīng)做了4倍插值，所以CIC的通帶為(1/4×1/9=0.02778），其頻譜傾斜小于 DVB-C標準中允許的帶內(nèi)波動小于0.4 dB。因此不必進行CIC濾波補償。

2.4 多相濾波器[4]
    經(jīng)過CIC插值后的數(shù)據(jù)速率為108 Mb/s～252 Mb/s，如果直接進行8倍插值，需要的時鐘必須是數(shù)據(jù)速率的8倍，而Virtex5系列的FPGA，DSP最高運行到550 Mb/s，無法直接實現(xiàn)，采用多相濾波器及OSERDES可巧妙地解決這一問題。傳統(tǒng)的8倍插值濾波，是將每2個原始數(shù)據(jù)中間插入7個0，這樣數(shù)據(jù)的速率就變成原始數(shù)據(jù)的8倍，然后再進行低通濾波?；谶@種算法，將原始抽頭系數(shù)分成8組，每一組單獨成為一個子濾波器，原始數(shù)據(jù)經(jīng)這8個子濾波器輸出，生成的8路信號經(jīng)OSERDES并串轉化為原始數(shù)據(jù)速率的8倍，從而實現(xiàn)8倍插值。由于多相濾波器算法的限制，要進行8倍插值，所需的抽頭系數(shù)必須是8的整數(shù)倍，且之前已進行了36倍插值，為節(jié)省資源設計了24個抽頭系數(shù)的多相濾波器，其參數(shù)為：Wp=0.028，Ws=0.22，Ap=0.04 dB，As=60dB，其頻譜特性如圖5。

3 多相直接數(shù)字頻率合成器
    星圖映射之后的數(shù)據(jù)經(jīng)基帶成型、升采樣、多相濾波器之后分成具有連續(xù)相位的8路數(shù)據(jù)，因此與之相乘的載波也應有8路信號。這樣，需要設計多相直接數(shù)字頻率合成器，其原理與普通的DDS沒有太大的差異，不同之處就是根據(jù)頻率控制字生成8路具有特定相位差的信號作為ROM查找表的地址，從而輸出8路具有相位連續(xù)的數(shù)字載波信號，其原理如圖6。

    在具體的工程應用中，地址位數(shù)為11 bit，輸出信號為11 bit，為了抑制因相位量化造成的雜散[5]，將11 bit數(shù)據(jù)擴展成18 bit，其中低7位是用的隨機數(shù)，實際參加運算的18 bit，這樣既保證了精度，又節(jié)省了資源。
4 輸出并串轉換器OSERDES[6]
    Virtex-5 OSERDES是專用的并串轉換器，具有專門用來實現(xiàn)高速源同步接口的特定時鐘控制和邏輯資源，使用CLK和CLKDIV兩個時鐘進行數(shù)據(jù)速率轉換。CLK是高速串行時鐘，CLKDIV是分頻并行時鐘，CLK和CLKDIV由PLL保證相位對齊。圖7是OSERDES的結構框圖。

    本設計中OSERDES采用DDR模式，由于后端用到AD9739，所以用到2個OSERDES。8路升采樣的數(shù)據(jù)與8路DDS乘加后生成的8路數(shù)據(jù)仍然保持著原有的相位關系，前4路數(shù)據(jù)進入第一個OSERDES，后4路數(shù)據(jù)進入第二個OSERDES。CLK頻率為495 MHz，CLKDIV頻率為247.5 Hz，這樣每一個OSERDES輸出的串行數(shù)據(jù)速率為990 MHz，然后這2路990 MHz的數(shù)據(jù)進入AD9739，其內(nèi)部再進行一次并串轉化生成1 980 MHz的數(shù)據(jù)。
5 FPGA與AD9739的接口設計及系統(tǒng)硬件測試
    AD9739[7]是ADI 公司推出的一款高性能、高頻率、14位DAC，取樣速率高達2500 MS/s，寬帶信號高達1 GHz，AD9739包括SPI接口，雙端LVDS接口。針對這種高帶寬的數(shù)據(jù)接口，設計了如圖8所示的FPGA與DAC的數(shù)據(jù)接口。

    AD9739包括2個14 bit復用低壓差分信號(LVDS)輸入端口，該器件接受1/4 DAC刷新速率的時鐘，在時鐘上升沿和下降沿均觸發(fā)轉換。輸入數(shù)據(jù)速率為1/2時鐘速率。本設計中時鐘信號DACLKP/DACLKN為1.98 GHz，由ADF4350時鐘芯片提供，其中DCOP/DCON輸出作為FPGA的系統(tǒng)時鐘，其頻率為495 MHz。為保證FPGA生成的數(shù)據(jù)傳輸?shù)紸D9739接口端與DCIP/DCIN時鐘相位對齊， DCIP/DCIN時鐘產(chǎn)生方式同數(shù)據(jù)產(chǎn)生的方式相同，均由OSERDES產(chǎn)生。

    系統(tǒng)硬件測試在XC5VSX35T上進行，測試結果表明，在載波為860 MHz時，符號率為6.875 MS/s，MER值為39.7，糾錯后誤碼率為1.0E-9。符合國家制定的DVB_C標準。
    本文詳細介紹了各種濾波器設計方法，應用Virtex5系列高性能DSP模塊、OSERDES模塊、多相濾波技術解決了在FPGA內(nèi)部實現(xiàn)高升采樣問題；采用高達2.5 GS/s數(shù)據(jù)分辨率的AD9739，實現(xiàn)了QAM調(diào)制5 MHz～860 MHz內(nèi)任意頻率的輸出。與傳統(tǒng)的射頻調(diào)制相比，免去對片外混頻器和低通濾波器的需求，具有更佳的性能、更低的成本和更好的靈活性，可廣泛用于電纜調(diào)制解調(diào)器系統(tǒng)。其中利用的多相濾波器技術、多相數(shù)字頻率合成器技術、OSERDES技術對于實現(xiàn)數(shù)字信號高升采樣具有一定的指導意義。
參考文獻
[1] 陳守金，于鴻洋，葛錦環(huán).新型DVB_C信道編碼、中頻調(diào)制的全數(shù)字實現(xiàn)[J].電子技術應用，2006(5).
[2] 趙敏笑，趙云，陳文正.數(shù)字有線電視前段調(diào)制器的設計與實現(xiàn)[J].科技通報，2007(3).
[3] 姜宇柏，黃志強.通信收發(fā)機的verilog實現(xiàn)與仿真[M]. 北京：機械工業(yè)出版社，2006.
[4] 田耘，徐文波，張延偉.無線通信FPGA設計[M].北京：電子工業(yè)出版社，2008.
[5] 姜宇柏，游恩晴.軟件無線電原理與工程實現(xiàn)[M].北京：機械工業(yè)出版社，2006.
[6] ug190:Virtex-5 FPGA Data Sheet[EB/OL].http：//www.xilinx.com.
[7] AD9739 Datasheet．Analog Devices，2009．http：//www.analog.com.