《電子技術(shù)應(yīng)用》
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一種高速聲納實時處理系統(tǒng)的設(shè)計與實現(xiàn)
來源：電子技術(shù)應(yīng)用2013年第4期
劉 鑫，孫大軍，田 原，騰婷婷
哈爾濱工程大學(xué) 水聲技術(shù)重點實驗室，黑龍江 哈爾濱150001
摘要： 水下聲成像技術(shù)具有廣泛的應(yīng)用前景，日益得到人們的重視。介紹了一種二維圖像聲納的數(shù)據(jù)采集、實時處理系統(tǒng)。討論了系統(tǒng)硬件組成以及軟件程序設(shè)計，使用高性能A/D、FPGA和DSP進行數(shù)據(jù)采集及實時處理，用以太網(wǎng)進行數(shù)據(jù)傳輸?？梢詫崟r處理200通道的基元數(shù)據(jù)，圖像刷新率達到20 f/s，為圖像聲納提供了一套可行的設(shè)計方案。
中圖分類號： TB85.1+8；TN409
文獻標識碼： B
文章編號： 0258-7998(2013)04-0012-04
Design and implementation of a high speed real time sonar processing system
Liu Xin，Sun Dajun，Tian Yuan，Teng Tingting
Science and Technology on Underwater Acoustic Laboratory，Harbin Engineering University，Harbin 150001，China
Abstract： With widely applying prospect, underwater acoustic imaging technology has been paid more attention. A kind of data acquisition and real-time processing system of two-dimensional imaging sonar is introduced in this paper. The hardware structure and flow chart of this system are discussed. The high performance A/D，F(xiàn)PGA and DSP chips are used in the system for data acquisition and real-time processing while Ethernet applying for data transmission. With the ability of processing array data above 200 channels and reaching a frame rate of 20 f/s. This design is suitable for two-dimensional imaging sonar.
Key words : image sonar；data acquisition；real-time processing；FPGA

    二維成像聲納形成探測范圍內(nèi)的距離-方位二維聲圖像，在地形地貌勘探、水下目標定位等方面日益得到重視，具有廣泛的應(yīng)用前景。數(shù)字圖像聲納具有系統(tǒng)性能穩(wěn)定、圖像質(zhì)量高、處理能力強等優(yōu)點，但由于數(shù)字成像系統(tǒng)同時具有數(shù)據(jù)運算量大、需要實時成像等特點，對處理器性能要求很高。隨著適用于并行處理的現(xiàn)場可編程門陣列(FPGA)器件的快速發(fā)展，采用大規(guī)模FPGA為核心處理器的圖像聲納，在提高了整體性能的同時，其系統(tǒng)結(jié)構(gòu)也更加簡單。

    本文所介紹的成像聲納實時采集處理系統(tǒng)由Altera公司的FPGA、TI公司的DSP以及一些外圍電路組成。系統(tǒng)對各路模擬信號進行采集，并在采集的過程中完成原始數(shù)據(jù)的存儲以及實時目標方位和距離的解算，然后通過以太網(wǎng)傳送至上位機進行顯示。本系統(tǒng)的波束形成采用DFT波束形成[1]，可以利用快速傅里葉變換（FFT）以便于FPGA器件實現(xiàn)。當目標處于近場時，需要進行近場聚焦處理。設(shè)計中采用運算量小、適合工程應(yīng)用的近場聚焦DFT波束形成[2]。
1 系統(tǒng)硬件組成
    如圖1所示，全系統(tǒng)硬件由數(shù)據(jù)采集存儲單元、實時信號處理單元及數(shù)據(jù)傳輸單元組成?？梢钥闯?，F(xiàn)PGA為整個實時處理系統(tǒng)的核心。FPGA接收來自數(shù)據(jù)采集存儲單元發(fā)送的數(shù)據(jù)，進行數(shù)字濾波、正交解調(diào)、FFT波束形成及扇形變換等運算（如圖2所示），并將處理后的結(jié)果通過DSP上傳至上位機進行顯示和存儲，同時接收PC機通過DSP轉(zhuǎn)發(fā)的各種控制指令，并根據(jù)需要向各數(shù)據(jù)采集存儲單元下發(fā)參數(shù)和命令。

 

 

1.1 數(shù)據(jù)采集存儲單元
    數(shù)字采集存儲單元對來自換能器基陣的模擬信號進行放大濾波，然后在其內(nèi)部FPGA的控制下，完成A/D轉(zhuǎn)換、CF卡存儲等功能，并完成實時采集數(shù)據(jù)流的LVDS發(fā)送。
    A/D采用了8通道、14 bit同步采樣并行變換的A/D芯片，最高采樣率為250 kS/s，采樣后得到的數(shù)據(jù)由并行接口輸出。圖像聲納需要保證所有通道具有同步的相位信息。設(shè)計中由FPGA統(tǒng)一給出同步信號SYNC，同時觸發(fā)多通道A/D同時開啟工作，以保證相位一致性。
    A/D采集到的原始數(shù)據(jù)在FPGA的控制下分為兩個數(shù)據(jù)流。一路被寫入CF卡進行保存，另一路通過LVDS發(fā)送器向?qū)崟r信號處理單元傳送。
1.2 實時信號處理單元
    實時信號處理模塊是本設(shè)計的核心，由一片高性能FPGA[3]完成實時信號預(yù)處理（帶通濾波、正交混頻、低通濾波）、FFT波束形成、扇形變換、數(shù)據(jù)傳輸及命令解碼、轉(zhuǎn)發(fā)等任務(wù)。其內(nèi)部實現(xiàn)結(jié)構(gòu)如圖2所示。
    FPGA工作流程如圖3所示。

1.2.1 信號預(yù)處理模塊
    模擬信號進行A/D轉(zhuǎn)換后變?yōu)閿?shù)字信號，還需要進行濾波、解調(diào)等處理才能進行波束形成。信號接收模塊在接收到來自各個數(shù)據(jù)采集存儲單元發(fā)送的LVDS數(shù)據(jù)后，完成串/并轉(zhuǎn)換后提供給信號預(yù)處理模塊。如圖2所示，預(yù)處理模塊由帶通濾波器、正交混頻模塊、低通濾波器組成。
    信號經(jīng)帶通濾波后，輸出觸發(fā)信號給正交混頻模塊。混頻時將各路信號與本地載波相乘，分別生成相對應(yīng)的虛部和實部信號。低通濾波與帶通濾波器的生成過程類似，該濾波系數(shù)也由Matlab生成。為了保證數(shù)據(jù)流可以被連續(xù)地、實時地進行處理，數(shù)據(jù)經(jīng)過低通濾波器之后將被寫入乒乓RAM進行緩存，預(yù)處理模塊與加權(quán)聚焦模塊分別讀寫不同的RAM區(qū)域以保證數(shù)據(jù)的有效性與連續(xù)性。
1.2.2 加權(quán)聚集模塊
    為了抑制旁瓣、解決近場條件下圖像散焦問題，需要用加權(quán)聚焦模塊對預(yù)處理后的數(shù)據(jù)進行處理。其過程是：聚焦系數(shù)與預(yù)處理后的數(shù)據(jù)相乘，以改變不同采集距離上數(shù)據(jù)的增益，因此聚焦系數(shù)與成像的距離有很大關(guān)系。權(quán)衡系統(tǒng)運算的復(fù)雜性和可靠性，通過在成像距離上劃分間隔來控制加權(quán)聚焦的過程，即某個距離上采集的數(shù)據(jù)在存儲時被劃分為若干行，行數(shù)間隔相同的數(shù)據(jù)表示的距離間隔也相同，這樣可以將每個間隔內(nèi)部的數(shù)據(jù)與相同的聚焦系數(shù)進行運算，不同間隔上運算的聚焦系數(shù)則隨著成像的距離的變化而不同。
1.2.3 FFT模塊
    512點FFT共由9級基2模塊完成。9級基2模塊內(nèi)部結(jié)構(gòu)相同，區(qū)別在于計算數(shù)據(jù)、存儲器位數(shù)不同。每一級基2模塊都含有雙口RAM及地址產(chǎn)生器、旋轉(zhuǎn)因子地址產(chǎn)生器、旋轉(zhuǎn)因子ROM、蝶形運算單元[4]。其內(nèi)部結(jié)構(gòu)如圖4所示。

    每級基2 FFT結(jié)果的動態(tài)范圍最多需要擴展1 bit不會產(chǎn)生溢出，所以設(shè)計中每級擴展1 bit，9級FFT共增加9 bit，F(xiàn)FT輸出結(jié)果為25 bit。
1.2.4 SDRAM切換控制模塊
    SDRAM切換控制模塊的主要功能是把波束形成的數(shù)據(jù)或直傳上來的原始數(shù)據(jù)按照相應(yīng)的時序要求寫入外部SDRAM芯片。當一片SDRAM寫滿數(shù)據(jù)后，通過此切換控制模塊可以將數(shù)據(jù)寫入另一片SDRAM，從而完成數(shù)據(jù)的乒乓寫入操作。其結(jié)構(gòu)如圖6所示。

    每次上電后，SDRAM控制器自動啟動初始化定時器，對外部SDRAM進行初始化并配置其工作模式。隨后NIOS處理器對SDRAM控制器的工作模式、最大地址等參數(shù)進行設(shè)置。當系統(tǒng)啟動后，ABS/直傳模塊發(fā)送過來的數(shù)據(jù)會在SDRAM切換控制器的控制下寫入FIFO。而每當FIFO寫滿后，SDRAM控制器會根據(jù)SDRAM的工作時序?qū)IFO中的數(shù)據(jù)寫入外部SDRAM中。當寫入地址計數(shù)器達到預(yù)設(shè)最大行數(shù)時，SDRAM控制器會發(fā)出“寫滿”信號，通知切換控制器進行切換。在讀取模式下，根據(jù)目前的工作模式，SDRAM切換控制器會采用扇形變換地址或自然順序地址從SDRAM中讀取數(shù)據(jù)并輸出。
2 系統(tǒng)軟件設(shè)計
2.1 實時信號處理單元軟件設(shè)計
    實時信號處理單元由內(nèi)部的NIOS處理器進行控制。其負責(zé)接收來自上位機的指令，解碼后下發(fā)至各個模塊，完成參數(shù)設(shè)置、工作狀態(tài)控制等功能。由于具體的數(shù)據(jù)處理過程由FPGA內(nèi)部的硬件模塊完成(如圖3)，因此NIOS處理器的工作就是等待DSP發(fā)送工作命令、工作參數(shù)然后設(shè)置各個硬件模塊的工作狀態(tài)。
2.2 DSP軟件設(shè)計
    DSP是上位機與FPGA之間數(shù)據(jù)/命令傳輸?shù)臉蛄骸SP通過以太網(wǎng)與上位機進行通信，通過EMIF總線與FPGA進行數(shù)據(jù)傳輸[5]。其主要流程是：DSP上電后初始化以太網(wǎng)控制器和EDMA控制器，然后不斷查詢以太網(wǎng)接收數(shù)據(jù)緩沖區(qū)，查看是否有上位機的控制命令。若有，則首先對上位機發(fā)出的命令給予應(yīng)答，并根據(jù)上位機的命令完成相應(yīng)的處理。當聲納工作模式改變時，DSP會重新配置EDMA并根據(jù)需要將上位機的命令下發(fā)給FPGA。
3 成像聲納系統(tǒng)測試結(jié)果
    為驗證成像聲納系統(tǒng)的可行性和檢測系統(tǒng)的性能，分別進行了實驗室實驗和水池實驗，對實時成像功能和基元原始數(shù)據(jù)上傳功能進行了測試。
    圖7為成像聲納在水池實時成像的畫面，其中兩條45度平行亮線為池壁兩側(cè)的回聲成像，池壁兩側(cè)中間的亮點為水中乒乓球串的成像結(jié)果。圖8為基元數(shù)據(jù)上傳的截圖，顯示了8個通道的A/D采集的原始數(shù)據(jù)。

    實驗表明，本系統(tǒng)達到了預(yù)定設(shè)計指標,工作穩(wěn)定可靠,實時成像畫面穩(wěn)定，在600×600分辨率的條件下，刷新率達到20 f/s，基元原始數(shù)據(jù)采集、上傳功能正常。
    本系統(tǒng)作為新型圖像聲納的核心組成部分, 負責(zé)完成對換能器陣元輸出信號的采集、傳輸和處理等工作。由于采用了大規(guī)模FPGA作為信號預(yù)處理及波束形成的處理器，使得系統(tǒng)結(jié)構(gòu)得到簡化，系統(tǒng)性能、穩(wěn)定性得到提高。經(jīng)過試用，本系統(tǒng)在實驗室實驗和水池實驗中均獲得了很好的效果。
參考文獻
[1] 田坦，劉國枝，孫大軍.聲納技術(shù)[M].哈爾濱：哈爾濱工程大學(xué)出版社，2000：63-120.
[2] 滕婷婷，孫大軍，張友文，等.近場聚焦DFT波束形成在圖像聲納中的應(yīng)用[J].聲學(xué)技術(shù)，2010，29(6)：107-110.
[3] Altera Corporation.Stratix II device handbook[Z].2005.
[4] 田豐，鄧建國，賈治華，等.FFT算法的一種FPGA實現(xiàn).現(xiàn)代電子技術(shù)，2005，8(119)：97-100.
[5] (美)Texas Instruments Incorporated.TMS320C6000系列DSP 的CPU與外設(shè)[M].卞紅雨，紀祥春，喬鋼，等譯.北京:清華大學(xué)出版社，2007.

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