行業(yè)首個 ASIC 級架構(gòu)
需要創(chuàng)新架構(gòu)方法來管理支持全面線路速率智能處理的每秒數(shù)百 Gb 級系統(tǒng)性能，將其擴(kuò)展至 TB 乃至每秒萬億次性能水平。不僅要提升每個晶體管或系統(tǒng)模塊的性能，或擴(kuò)展系統(tǒng)中模塊的數(shù)量，同時還要從根本上改進(jìn)通信、時鐘、重要路徑與互聯(lián)，充分滿足海量數(shù)據(jù)流與智能數(shù)據(jù)包、DSP 和／或線路速率圖形處理需求。
UltraScale™ 架構(gòu)通過在完全可編程的架構(gòu)中應(yīng)用前沿 ASIC 技術(shù)解決這些挑戰(zhàn)。該架構(gòu)不但可從 20 納米平面擴(kuò)展至 16 納米 FinFET 乃至更高技術(shù)，同時還可從單片向 3D IC 擴(kuò)展， 這不僅可解決系統(tǒng)總吞吐量及時延擴(kuò)展的局限性問題，而且還可直接滿足互聯(lián)需求，消除系統(tǒng)高級節(jié)點(diǎn)性能的一大瓶頸。
我們的新一代架構(gòu)旨在滿足您的新一代架構(gòu)需求
UltraScale 架構(gòu)配合 Vivado® Design Suite 實(shí)現(xiàn)了下一代系統(tǒng)級功能：
- 海量數(shù)據(jù)流針對寬總線優(yōu)化，能夠以最低時延支持?jǐn)?shù) Tb 的吞吐量。
- 高度優(yōu)化的重要路徑與內(nèi)建高速存儲器級聯(lián)可消除 DSP 與數(shù)據(jù)包處理的瓶頸。
- 增強(qiáng)型 DSP Slice 整合 27 x 18 位乘法器和兩個加法器，可顯著提升定點(diǎn)及 IEEE Std 754 浮點(diǎn)運(yùn)算性能與效率。
- 可實(shí)現(xiàn)二代 3D IC 系統(tǒng)集成的晶片間帶寬步進(jìn)功能以及全新的 3D IC 寬存儲器優(yōu)化接口。
- 海量 I/O 與存儲器帶寬，包括支持可實(shí)現(xiàn)大幅時延降低的新一代存儲器連接以及多個硬化 ASIC 級 100G 以太網(wǎng)、Interlaken 與 PCIe® IP 核心。
- 堪比 ASIC 的多區(qū)域時鐘可實(shí)現(xiàn)支持極低時鐘偏移與高性能可擴(kuò)展性的低功耗時鐘網(wǎng)絡(luò)。
- 通過極大范圍的靜態(tài)及動態(tài)電源門控在各種功能元件間進(jìn)行電源管理，可顯著節(jié)省電源。
- 通過 AES 比特流解密與認(rèn)證、密鑰模糊處理以及安全設(shè)備編程等高級方法實(shí)現(xiàn)新一代安全應(yīng)用。
- 在不影響性能與時延的情況下，采用 Vivado 工具通過協(xié)同優(yōu)化消除路由擁塞，實(shí)現(xiàn)超過 90% 的器件利用。
首款 UltraScale 器件擴(kuò)展了現(xiàn)基于 28nm 工藝技術(shù)的 Xilinx Virtex® 、 Kintex® FPGA 以及 3D IC 成功產(chǎn)品系列，并將成為 Zynq® UltraScale All Programmable SoC 的基石。它們將實(shí)現(xiàn)下一代 smarter system 的全新高性能架構(gòu)需求，包括：
- 帶有智能包處理和流量管理功能的 400G OTN
- 4X4 混合模式 LTE 與 WCDMA 無線電支持智能波束形成
- 帶有智能圖像增強(qiáng)和識別功能的 4K2K / 8K 顯示
- 面向情報、監(jiān)視和偵察 (ISR) 的最高性能系統(tǒng)
- 面向數(shù)據(jù)中心的高性能計算應(yīng)用