隨著數(shù)字化技術(shù)的高速發(fā)展，模/數(shù)轉(zhuǎn)換電路（ADC）逐步向高速、高精度、低功耗的趨勢(shì)發(fā)展。無(wú)線通信系統(tǒng)、高速存儲(chǔ)系統(tǒng)和千兆以太網(wǎng)等高速系統(tǒng)要求ADC的采樣速率在1 GHz以上。出于速度上的考慮，F(xiàn)lash結(jié)構(gòu)ADC多應(yīng)用于此類(lèi)系統(tǒng)中[1]。目前，高速系統(tǒng)對(duì)所接收的寬帶模擬信號(hào)進(jìn)行DSP（Digital Signal Process）處理時(shí)，一般都要求ADC的轉(zhuǎn)換精度達(dá)到6～8 bit。ADC眾多結(jié)構(gòu)中的并行結(jié)構(gòu)最適合這類(lèi)高速系統(tǒng)[1]。
    并行的ADC系統(tǒng)結(jié)構(gòu)也有多種，包括全并行、兩步式、折疊和插值等。對(duì)于前述應(yīng)用領(lǐng)域的高速ADC系統(tǒng)，應(yīng)用最多的是折疊插值結(jié)構(gòu)[2]。在此結(jié)構(gòu)中，對(duì)前端采樣保持放大器的要求很高，因?yàn)榍岸瞬蓸颖３址糯笃鞯膸捠钦麄€(gè)ADC系統(tǒng)模擬帶寬的決定因素。為了降低前端采樣保持放大器的設(shè)計(jì)復(fù)雜程度，節(jié)省資源，可采用分布式采樣保持（S/H）電路[3]。
    在分布式采樣保持電路模塊中，采樣開(kāi)關(guān)失配所造成的隨機(jī)失調(diào)會(huì)影響采樣時(shí)間的精度性，進(jìn)而影響ADC線性度。一般可以通過(guò)增大開(kāi)關(guān)管尺寸來(lái)抑制這個(gè)現(xiàn)象，但這樣又會(huì)引起功耗增大、寄生電容增大等不利因素。
    本文提出了一種可有效提高INL的基于電容平均網(wǎng)絡(luò)的失調(diào)平均技術(shù)。電容平均網(wǎng)絡(luò)利用分布式S/H電路的保持電容和一系列平均電容實(shí)現(xiàn)。該技術(shù)可以抑制70％的INL誤差，并且對(duì)DNL誤差也有很明顯的抑制作用。相比較電阻失調(diào)平均技術(shù)[4]，電容失調(diào)平均技術(shù)有極低的靜態(tài)功耗，并且對(duì)INL誤差的抑制優(yōu)于電阻平均網(wǎng)絡(luò)。
1 電阻失調(diào)平均技術(shù)
    電阻失調(diào)平均技術(shù)的最初形式由Kattmann和Barrow提出，應(yīng)用于BJT工藝的典型Flash ADC結(jié)構(gòu)[4]。隨著MOS工藝的發(fā)展，電阻失調(diào)平均技術(shù)越來(lái)越多地應(yīng)用于MOS工藝的Flash ADC中，使ADC的DNL和INL指標(biāo)都得到改善[5-7]，且DNL的改善更加明顯。通過(guò)改變平均電阻的大小，可以調(diào)節(jié)DNL、INL的改善程度，隨著平均電阻阻值的減小，DNL、INL的改善情況更加明顯[8-10]。
2 電容失調(diào)平均技術(shù)
    本文中提出了一種電容平均網(wǎng)絡(luò)的失調(diào)平均技術(shù)，即在分布式S/H電路的輸入端加入電容平均網(wǎng)絡(luò)。圖1是帶電容平均網(wǎng)絡(luò)的差分分布式S/H電路，其中Ci是S/H電路中的電容，Cn是失調(diào)平均電容，兩者共同構(gòu)成電容平均網(wǎng)絡(luò)。

   


    電容失調(diào)平均網(wǎng)絡(luò)對(duì)INL和DNL的抑制比的結(jié)果如圖3所示?？梢钥闯鲭S著Cn的增加，INL和DNL都迅速降低，且INL的減小速度明顯高于DNL的減小速度，幾乎達(dá)到4倍以上。

    當(dāng)分辨率為8 bit時(shí)，引入電容失調(diào)平均網(wǎng)絡(luò)使平均電容Cn等于Ci，圖4顯示了此條件下DNL、INL的變化情況。可以看出DNL、INL減小了70％以上，得到了明顯的改善。隨著Cn的增大，DNL、INL的抑制會(huì)明顯增加。
3 電容平均網(wǎng)絡(luò)設(shè)計(jì)優(yōu)化
    在實(shí)際電路中，所采用的電容失調(diào)平均網(wǎng)絡(luò)不可能是無(wú)限長(zhǎng)的，對(duì)于有限長(zhǎng)的電容平均網(wǎng)絡(luò)，其兩端邊界一定會(huì)對(duì)電路產(chǎn)生影響。針對(duì)這種情況，一般采取的方法是在兩端增加足夠的相同結(jié)構(gòu)電路，使邊界產(chǎn)生的影響在有限長(zhǎng)的電路網(wǎng)絡(luò)中變得很小，不影響其功能。這些電路稱(chēng)為冗余(overrange)電路[4]。在此電容平均網(wǎng)絡(luò)中加入冗余放大器和相應(yīng)的平均電容就可以減小邊界的影響。但是加入過(guò)多的冗余電路又會(huì)帶來(lái)其他問(wèn)題，比如功耗的增加、輸入信號(hào)擺幅的降低等。
    為了解決這些問(wèn)題，需要對(duì)電容平均技術(shù)進(jìn)行優(yōu)化。建立電容平均網(wǎng)絡(luò)的單邊靜態(tài)工作模型，如圖5所示，電壓U是比較器前端連接的參考電壓，在無(wú)限長(zhǎng)網(wǎng)絡(luò)中，所有網(wǎng)孔電流都相等。為了使有限長(zhǎng)網(wǎng)絡(luò)等效無(wú)限長(zhǎng)電容平均網(wǎng)絡(luò)，只能改變電路中可以控制的平均電容Cn的值，使得每個(gè)網(wǎng)孔電流仍然相同，那么，除了邊界以外的所有其他電路部分看起來(lái)就和無(wú)限長(zhǎng)網(wǎng)絡(luò)一樣。這樣就優(yōu)化了電容平均技術(shù)，減小邊界的影響。為改變邊界處的平均電容值，設(shè)電容值為Cx，建立網(wǎng)孔電流方程為：
  

    所以，只要在電路中加入一個(gè)式(17)所表達(dá)的參考電壓值和兩端相應(yīng)的冗余電路就可以完成電容平均網(wǎng)絡(luò)的優(yōu)化。
    當(dāng)Flash ADC電路應(yīng)用了電容平均網(wǎng)絡(luò)后，其INL、DNL指標(biāo)都得到了很大的改善。相對(duì)于電阻失調(diào)平均網(wǎng)絡(luò)，它對(duì)INL的改善更加有力，在物理實(shí)現(xiàn)上也相對(duì)精確。隨著對(duì)ADC電路的高速、高精度、低功耗特性越來(lái)越高的要求，電容誤差平均電路將為它提供更好的性能。
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