意法半導體宣布，針對設計研發(fā)最先進的網(wǎng)絡專用集成電路（ASIC）的32nm技術平臺已正式上市。這款全新32nm系統(tǒng)級芯片設計平臺采用意法半導體的32LPH（低功耗高性能）制程，是業(yè)內(nèi)首款采用32nm體硅上實現(xiàn)串行器-解串行器（SerDes） IP。
實現(xiàn)晶圓面積大于200mm2的超大ASIC設計，意法半導體全新的32nm 32LPH ASIC設計平臺可實現(xiàn)前所未有的高性能、高復雜性以及低功耗，同時降低每個功能模塊的尺寸。該平臺可加快針對企業(yè)交換機、路由器、服務器以及光交換機和無線基礎設施等高性能應用的下一代網(wǎng)絡ASIC芯片的研發(fā)速度。
意法半導體部門副總裁兼網(wǎng)絡與存儲產(chǎn)品部總經(jīng)理Riccardo Ferrari表示：“隨著32LPH設計平臺的推出，意法半導體實現(xiàn)了下一代通信基礎設施的應用概念，新一代通信基礎設施需要高集成度ASIC芯片以滿足不斷提高的性能要求，同時達到降低功耗和提高硅片集成度的挑戰(zhàn)性目標?？蛻魧@個贏得重要設計的平臺展現(xiàn)出濃厚的興趣，使我們對平臺的前景更充滿信心。”
意法半導體SerDes IP模塊S12是一款擁有知識產(chǎn)權的關鍵器件，并已向幾家主要客戶成功展示。S12 IP模塊對于研發(fā)網(wǎng)絡ASIC芯片有關鍵性的影響，在網(wǎng)絡設備設計內(nèi)實現(xiàn)芯片對芯片、芯片對模塊以及模塊對背板的通信。
意法半導體技術研發(fā)部副總裁兼中央CAD與設計解決方案總經(jīng)理Philippe Magarshack表示：“意法半導體率先在通信基礎設施市場上推出采用32nm體硅制程技術的完整設計平臺，包括下一代可預測ASIC的自上而下設計方法，以及一套經(jīng)驗證的IP，包括SerDes 和嵌入式DRAM，這些都是意法半導體在上一代技術制程的多年研發(fā)成果。32LPH平臺需通過低功耗技術技術滿足網(wǎng)絡應用的高性能要求，同時擁有規(guī)模制造的成本效益，意法半導體法國Crolles技術研發(fā)中心對加快平臺研發(fā)進度有很大貢獻。此外，我們與EDA（電子設計自動化）廠商攜手為網(wǎng)絡設備廠商提供可預測的ASIC研發(fā)周期，包括快速虛擬物理層原型設計和32nm級時序、信號以及功率的一致性測試分析。”
采用意法半導體的 32LPH制程技術的首款ASIC原型預計于2011年初上市，并于2011年下半年開始量產(chǎn)。
詳細技術信息
意法半導體針對網(wǎng)絡應用的32LPH（低功耗高性能）設計平臺可支持多達10個金屬層，以提高芯片布線效率。該平臺基于ISDA聯(lián)盟框架協(xié)議內(nèi)開發(fā)的 32nm 高K金屬柵工藝，同時整合意法半導體獨有的專用IP和單元，如密度達10-Mbit/mm2的嵌入式DRAM和三重內(nèi)容尋址存儲器 （TCAM）。
正常情況下，一個SerDes（串行器-解串行器）要在一顆ASIC單芯片內(nèi)整合多次以上（通常達200次）。該模塊可實現(xiàn)以下串行通信：
同一印刷電路板上的IC或ASIC之間的通信（芯片對芯片）；
用于連接遙控設備的ASIC和光纖模塊的通信 （芯片到模塊）；
ASIC和物理層接口模塊（芯片到模塊）；
ASIC和系統(tǒng)背板——背板是設備內(nèi)部裝有各種系統(tǒng)板卡的物理機架。
S12 IP基于意法半導體經(jīng)驗證的SerDes架構，可擴展至8條 12.5-Gbit/s收發(fā)（Tx/Rx）通道。S12設計優(yōu)化封裝面積，可使用倒裝片BGA封裝。意法半導體將很快推出傳輸速度高達14-Gbit/s的 S14 IP。
本站內(nèi)容除特別聲明的原創(chuàng)文章之外，轉載內(nèi)容只為傳遞更多信息，并不代表本網(wǎng)站贊同其觀點。轉載的所有的文章、圖片、音/視頻文件等資料的版權歸版權所有權人所有。本站采用的非本站原創(chuàng)文章及圖片等內(nèi)容無法一一聯(lián)系確認版權者。如涉及作品內(nèi)容、版權和其它問題，請及時通過電子郵件或電話通知我們，以便迅速采取適當措施，避免給雙方造成不必要的經(jīng)濟損失。聯(lián)系電話：010-82306118；郵箱：aet@chinaaet.com。