1. 引言

　　隨著IC設(shè)計(jì)集成度和復(fù)雜度日益增加，如何進(jìn)行低功耗設(shè)計(jì)已成為了一個(gè)必須解決的問題。因此設(shè)計(jì)低功耗高性能的模擬集成電路將成為未來設(shè)計(jì)的關(guān)鍵。要降低功耗最直接的辦法是降低電源電壓，但隨著電源電壓的降低，特別是當(dāng)它接近MOS 管的閾值電壓時(shí)，模擬集成電路設(shè)計(jì)就會(huì)變得很復(fù)雜，當(dāng)傳統(tǒng)的模擬集成電路結(jié)構(gòu)不能滿足設(shè)計(jì)要求時(shí)，就需要采用新的技術(shù)和電路結(jié)構(gòu)來滿足電路在低電源電壓下的正常工作。

　　目前實(shí)現(xiàn)低壓模擬電路的方法主要有三種:亞閾值，襯底驅(qū)動(dòng)和浮柵設(shè)計(jì)。采用亞閾值特性實(shí)現(xiàn)的低功耗電路主要是利用了MOS 晶體管在進(jìn)入亞閾值區(qū)域時(shí)漏極電流不是馬上消失，而是與柵控電壓呈一個(gè)指數(shù)關(guān)系，每當(dāng)電壓下降80mV時(shí)，電流下降一個(gè)數(shù)量級(jí)，從而使功耗變小。但由于亞閾值電路的電流驅(qū)動(dòng)能力較小，只適合部分電路設(shè)計(jì)。實(shí)現(xiàn)低功耗，主要是降低電源電壓，但是受亞閾值導(dǎo)通的特性影響，標(biāo)準(zhǔn)CMOS 工藝中的閾值電壓不會(huì)比深亞微米工藝的閾值電壓有較大的下降，因此電路工作電壓的降低將受到閾值電壓的限制。

　　采用襯底驅(qū)動(dòng)是解決閾值電壓受限的重要途徑，根據(jù)漏電流公式：

　　看出當(dāng)V_DS為常數(shù)時(shí)，I_D主要受V_BS得控制，于是在襯底端加信號(hào)能有效地避開閾值電壓的限制，可以用非常小的信號(hào)加在襯底端和源端就可以用來調(diào)制漏電流，所以這種技術(shù)也可以用來實(shí)現(xiàn)低功耗。但是對(duì)于N(P)阱工藝，只能實(shí)現(xiàn)襯底驅(qū)動(dòng)P(N)MOS管，嚴(yán)重限制了它的應(yīng)用。

　　準(zhǔn)浮柵技術(shù)由于與標(biāo)準(zhǔn)CMOS兼容并且性能優(yōu)越，因此很多人預(yù)言，它將成為未來幾年低功耗模擬電路設(shè)計(jì)的新方向。

　　2. 浮柵和準(zhǔn)浮柵技術(shù)

　　浮柵技術(shù)[5] 最開始是用于存儲(chǔ)器應(yīng)用中，熟悉的EPROM，E^2PROM，F(xiàn)LASH 存儲(chǔ)器都廣泛地采用了浮柵技術(shù)。近年來，浮柵技術(shù)也被用于了模擬電路中。浮柵的工作原理是:一端與電氣連接，也就是我們傳統(tǒng)意義上的柵極，還有一個(gè)是沒有引外線的，它被完全包裹在一層SIO2 介質(zhì)里面，是浮空的，所以稱為浮柵。

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圖1 浮柵晶體管的結(jié)構(gòu)及電氣符號(hào)

　　它是利用了浮柵上是否存儲(chǔ)電荷或存儲(chǔ)電荷的多少來改變MOS 管的閾值電壓，實(shí)際上是一個(gè)電壓加權(quán)處理的過程。浮柵晶體管的一個(gè)最顯著的特點(diǎn)是浮柵與其他端的電絕緣非常良好，在一般條件下，浮柵晶體管能將電荷保存達(dá)幾年之久，而損失的電荷量小于2％。通過改變浮柵電荷，改變其等效閾值電壓，從而實(shí)現(xiàn)所需要的功能。但由于它不能與標(biāo)準(zhǔn)CMOS工藝兼容，所以限制了它的應(yīng)用。因此，Jaime Ramire-Angulo[1] 等人提出了基于浮柵技術(shù)的準(zhǔn)浮柵技術(shù)。

　　準(zhǔn)浮柵MOS管的結(jié)構(gòu)同浮柵晶體管的結(jié)構(gòu)類似，所不同的是他們的初始電荷方式不同，準(zhǔn)浮柵NMOS(PMOS)晶體管是通過一個(gè)阻值非常大的上（下）拉電阻直接把浮柵接到電源VDD(GND)上，解決了它的初始問題。但是在集成電路工藝中，做一個(gè)阻值非常大的電阻是不太可能的，因?yàn)樗娮璧闹禃?huì)隨諸多因素變化，精確它的值就不太可能，而且大阻值的電阻會(huì)占用大量的芯片面積，也是不經(jīng)濟(jì)的。所以在COMS 工藝中可以用一個(gè)MOS管來代替電阻，將一個(gè)二極管連接的工作在截止區(qū)的MOS 晶體管來等效為一個(gè)阻值非常大的電阻。圖2 所示了一個(gè)兩輸入準(zhǔn)浮柵NMOS 晶體管。

圖2 兩輸入準(zhǔn)浮柵NMOS 晶體管

　　3 傳統(tǒng)的兩級(jí)運(yùn)算放大器

　　運(yùn)算放大器[2-3]是模擬集成電路和混合信號(hào)集成電路的基本電路單元，是模擬集成電路設(shè)計(jì)的關(guān)鍵模塊之一。它的性能對(duì)整個(gè)電路以及芯片的影響是至關(guān)重要的。

　　由于傳統(tǒng)的單級(jí)放大器不適合低壓設(shè)計(jì)，越來越多的設(shè)計(jì)使用多級(jí)放大器。與傳統(tǒng)的共源共柵結(jié)構(gòu)相比，兩級(jí)運(yùn)算能獲得更高的電壓增益和輸出擺幅。在本次的設(shè)計(jì)中，我們選用了圖3 所示的兩級(jí)運(yùn)算結(jié)構(gòu)。這種結(jié)構(gòu)是目前應(yīng)用得最為廣泛的電路之一，在低壓的工作環(huán)境下，它能得到較為理想的輸入共模范圍和輸出擺幅。并通過米勒補(bǔ)償電容和調(diào)零電阻串聯(lián)的補(bǔ)償電路使兩級(jí)運(yùn)放的頻率響應(yīng)特性和轉(zhuǎn)換速度得到了很好的改善，是一種簡單又比較有實(shí)際運(yùn)用意義的電路。

　　對(duì)電路的結(jié)構(gòu)分析，可以知道：

圖3 傳統(tǒng)的兩級(jí)運(yùn)算放大器

　　4 基于準(zhǔn)浮柵的兩級(jí)運(yùn)算放大器

　　為了實(shí)現(xiàn)低功耗設(shè)計(jì)，我們對(duì)以上傳統(tǒng)兩級(jí)運(yùn)放采用準(zhǔn)浮柵技術(shù)進(jìn)行改進(jìn)，因?yàn)闇?zhǔn)浮柵技術(shù)與標(biāo)準(zhǔn)的CMOS 工藝兼容，因此我們可以利用現(xiàn)有的工藝，對(duì)傳統(tǒng)的兩級(jí)運(yùn)算放大器進(jìn)行一些改進(jìn)，就可以實(shí)現(xiàn)低功耗的設(shè)計(jì)，在目前是一種可以快速實(shí)現(xiàn)且低成本的方法。

　　如圖4 所示為基于準(zhǔn)浮柵技術(shù)的兩級(jí)運(yùn)算放大器。為了滿足電源電壓下降的要求，我們采用準(zhǔn)浮柵NMOS 差分對(duì)來代替?zhèn)鹘y(tǒng)的差分對(duì)，對(duì)于相類似的器件尺寸和偏置電流，PMOS輸入差動(dòng)對(duì)管比NMOS 輸入差動(dòng)對(duì)管表現(xiàn)出較低的跨導(dǎo)。因此用NMOS 做為輸入對(duì)，可以比用PMOS 做為輸入對(duì)的兩級(jí)運(yùn)算放大器[5] 得到更高的增益。

圖4 基于準(zhǔn)浮柵技術(shù)的兩級(jí)運(yùn)算放大器

　　輸入信號(hào)通過輸入耦合電容C 耦合到輸入管的柵極。將兩個(gè)輸入的NMOS 管的柵極偏置到VDD 上，因而兩個(gè)輸入管處于常導(dǎo)通的狀態(tài)，從而降低了對(duì)輸入信號(hào)的要求，即使輸入很低電壓，因?yàn)閮蓚€(gè)輸入管的常導(dǎo)通狀態(tài)，電路也能正常工作，從而也降低了對(duì)電源電壓的要求，隨著電源電壓的下降，偏置電流也隨之降低，使電路能夠?qū)崿F(xiàn)低功耗的要求。

　　采用準(zhǔn)浮柵技術(shù)對(duì)電路進(jìn)行改進(jìn)后，由于該運(yùn)放的輸入為交流耦合電路，因此可以濾掉由輸入電壓所帶來的直流失調(diào)。但是也從而也帶來了一個(gè)缺點(diǎn)，準(zhǔn)浮柵運(yùn)放只對(duì)交流信號(hào)進(jìn)行放大，而不能作為直流比較器。且由于在輸入管引入了一個(gè)二級(jí)管連接的工作在截止區(qū)的MOS 管大電阻，因此可以判斷出主極點(diǎn)位于輸入管處，這樣的一個(gè)大電阻會(huì)引起單位增益帶寬的減小，但是它也會(huì)帶來更大的相位裕度，使系統(tǒng)更穩(wěn)定。我們在選擇管子參數(shù)的時(shí)候，要考慮到它的具體應(yīng)用環(huán)境，來決定它的性能指標(biāo)。

　　準(zhǔn)浮柵技術(shù)主要是實(shí)現(xiàn)低功耗問題，因此在設(shè)計(jì)中，運(yùn)放的靜態(tài)功耗是一個(gè)非常重要的指標(biāo)，在兩級(jí)運(yùn)算放大器設(shè)計(jì)中，該電路的靜態(tài)功耗為

　　其中I_M2為一級(jí)運(yùn)放的偏置電流，I_M6為二級(jí)運(yùn)放的電流?？梢钥闯鰹榱藴p小運(yùn)放的功耗，偏置電流應(yīng)盡可能的小，但是隨著電流的減小又會(huì)帶來運(yùn)放轉(zhuǎn)換速率的減小，這需要根據(jù)設(shè)計(jì)要求進(jìn)行一個(gè)折中的考慮。

　　5 設(shè)計(jì)實(shí)現(xiàn)與仿真

　　這次的設(shè)計(jì)中，我們采用了Chartered 0。35umCMOS 工藝，利用Spectre 對(duì)電路進(jìn)行仿真分析[6] 。傳統(tǒng)放大器因?yàn)殚撝惦妷旱挠绊懀虼斯ぷ髟?plusmn; 2。5V 電壓下，而采用了準(zhǔn)浮柵技術(shù)以后，可以使電路工作在1。2V 的低壓環(huán)境下，對(duì)運(yùn)放做交流分析，表1 是傳統(tǒng)放大器與改進(jìn)以后的放大器性能的比較，通過比較可以看出與我們前面分析的結(jié)果一致。根據(jù)仿真的幅頻和相頻特性，如圖5 所示，在保持增益，降低功耗的情況下，單位增益帶寬較小，但也可以滿足設(shè)計(jì)要求，相位裕度增加從而使系統(tǒng)穩(wěn)定性增加。并由瞬態(tài)分析（如圖6），在降低電壓和電流的情況下，擺幅依然可以到達(dá)一個(gè)理想的值。仿真結(jié)構(gòu)表明這樣的一個(gè)放大器可以適合在低壓低功耗的環(huán)境下應(yīng)用。

表1 傳統(tǒng)放大器與改進(jìn)以后的放大器性能的比較

圖5 幅頻和相頻特性

圖6 瞬態(tài)響應(yīng)特性

　　6 結(jié)論

　　準(zhǔn)浮柵技術(shù)不僅能夠?qū)崿F(xiàn)模擬電路對(duì)低電源電壓的要求，而且與標(biāo)準(zhǔn)的CMOS 技術(shù)兼容，因此是目前階段最有效的實(shí)現(xiàn)低功耗的方法，具有很大的開發(fā)潛力。本文運(yùn)用了準(zhǔn)浮柵技術(shù)對(duì)傳統(tǒng)的兩級(jí)運(yùn)算放大器進(jìn)行了改進(jìn)，在1。2V 的電源電壓下可以實(shí)現(xiàn)一個(gè)各方面性能都不錯(cuò)的，且功耗只為8。75μW 的兩級(jí)運(yùn)算放大器。

　　本文作者創(chuàng)新點(diǎn)：利用準(zhǔn)浮柵技術(shù)應(yīng)用于傳統(tǒng)兩級(jí)運(yùn)算放大器，使電路在電源電壓降低的情況下，各項(xiàng)技術(shù)指標(biāo)均可達(dá)到期望值，而功耗極大地減小，適應(yīng)了目前集成電路對(duì)低功耗的要求。

　　參考文獻(xiàn)

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