摘  要： 采用SMIC 0.18 ?滋m CMOS工藝，設(shè)計(jì)了高速收發(fā)器中雙模1∶8/1∶10解復(fù)用電路。解復(fù)用電路采用半速率結(jié)構(gòu)，基于電流模式邏輯完成對(duì)2.5 Gb/s差分?jǐn)?shù)據(jù)1∶2解復(fù)用電路；基于交替反相的鎖存器和反饋邏輯完成雙模4/5時(shí)鐘分頻和占空比調(diào)節(jié)；通過(guò)適當(dāng)?shù)南辔豢刂茖?shí)現(xiàn)了由相位控制鏈、交替存儲(chǔ)鏈和同步輸出鏈構(gòu)成的1∶4/1∶5模式可選的數(shù)字CMOS解復(fù)用電路；1∶2與1∶4/1∶5解復(fù)用級(jí)聯(lián)完成1∶8/1∶10串并轉(zhuǎn)換。采用數(shù)?；旌戏抡娣椒▽?duì)電路進(jìn)行仿真，結(jié)果表明該電路能可靠工作。

　　關(guān)鍵詞： 半速率時(shí)鐘結(jié)構(gòu)；解復(fù)用；CMOS；電流模式邏輯；鎖存器

　　隨著人們對(duì)網(wǎng)絡(luò)通信技術(shù)的要求不斷提高，大容量、遠(yuǎn)距離的數(shù)據(jù)傳輸應(yīng)用越來(lái)越廣。在高速數(shù)字通信系統(tǒng)中，為節(jié)省硬件開(kāi)銷(xiāo)一般采用串行方式傳輸數(shù)據(jù)，在接收端將高速信號(hào)重新恢復(fù)成原來(lái)的多路低速信號(hào)的過(guò)程稱(chēng)為“解復(fù)用”，實(shí)現(xiàn)該功能的電路即解復(fù)用電路，其已經(jīng)成為接收器中的關(guān)鍵電路之一[1-2]。

　　本文針對(duì)光纖通信系統(tǒng)、Ethernet接口、SATA接口以及背板連接等高速收發(fā)器應(yīng)用，研究了一種半速率結(jié)構(gòu)的2.5 Gb/s 1∶8/1∶10模式可選的解復(fù)用電路，該電路將經(jīng)過(guò)時(shí)鐘數(shù)據(jù)恢復(fù)得到的2.5 Gb/s串行數(shù)據(jù)轉(zhuǎn)化為8路/10路312.5 MHz/250 MHz的低速并行數(shù)據(jù)，以字節(jié)形式交給后續(xù)電路直接處理或送到8 B/10 B解碼電路進(jìn)行解碼及再處理。

　　根據(jù)電路實(shí)際應(yīng)用，基于電流模式邏輯CML（Current Mode Logic）設(shè)計(jì)了前端1∶2解復(fù)用電路；基于鎖存器和反饋邏輯設(shè)計(jì)了占空比為1∶3/1∶4可選以及1∶1的時(shí)鐘4/5分頻電路；通過(guò)精確的相位控制設(shè)計(jì)了由相位控制鏈、交替存儲(chǔ)鏈、同步輸出鏈構(gòu)成的1∶4/1∶5解復(fù)用電路，與前級(jí)1∶2解復(fù)用級(jí)聯(lián)實(shí)現(xiàn)了1∶8/1∶10解復(fù)用功能；最后采用SMIC 0.18 ?滋m CMOS完成電路設(shè)計(jì)，并通過(guò)Spectre-Verilog進(jìn)行數(shù)?；旌戏抡妫ＷC了電路驗(yàn)證的完備性。結(jié)果表明，該電路能可靠工作，符合設(shè)計(jì)要求。

　　1 電路結(jié)構(gòu)分析與設(shè)計(jì)

　　1.1 電路結(jié)構(gòu)分析

　　解復(fù)用電路通常包括移位寄存型、多相時(shí)鐘型和樹(shù)型等3種類(lèi)型[3]。移位寄存型結(jié)構(gòu)中，串行數(shù)據(jù)通過(guò)高速時(shí)鐘逐位移入串行連接的寄存器中鎖存，然后通過(guò)分頻后時(shí)鐘同步輸出到并行連接的寄存器中，完成數(shù)據(jù)串到并的轉(zhuǎn)換。該結(jié)構(gòu)方法直接，設(shè)計(jì)簡(jiǎn)單，但由于移位存儲(chǔ)連工作在最高頻率，時(shí)鐘負(fù)載大，而且高速時(shí)鐘下的同步檢測(cè)難以保證時(shí)序可靠，因此一般多用于中低速應(yīng)用中。多相時(shí)鐘型結(jié)構(gòu)中，串行數(shù)據(jù)通過(guò)多相時(shí)鐘輪換存儲(chǔ)到并行連接的寄存器中，然后在分頻時(shí)鐘的同步下鎖存到并行輸出寄存器中，完成數(shù)據(jù)串到并的轉(zhuǎn)換。該結(jié)構(gòu)中，多相時(shí)鐘和同步輸出時(shí)鐘頻率相同，可以降低電路設(shè)計(jì)難度，但多相時(shí)鐘的相差控制是一個(gè)難點(diǎn)。樹(shù)型結(jié)構(gòu)克服了前兩種結(jié)構(gòu)的限制，可以利用前級(jí)1∶2解復(fù)用降低電路工作頻率，而相比于多相時(shí)鐘型結(jié)構(gòu)中更小的寄生電容可以讓電路處理更高頻率的信號(hào)；但該結(jié)構(gòu)是一個(gè)1∶2N的轉(zhuǎn)換，且電路結(jié)構(gòu)較復(fù)雜，功耗和面積較大。

　　通過(guò)對(duì)3種常用結(jié)構(gòu)的分析可知，高速數(shù)據(jù)的解復(fù)用需要在工作速度、設(shè)計(jì)復(fù)雜度和功耗等方面折中考慮。為了滿(mǎn)足一定的通用性，本文考慮設(shè)計(jì)一個(gè)1∶8/1∶10模式可選、數(shù)據(jù)速率為2.5 Gb/s的解復(fù)用電路，串并轉(zhuǎn)換后的數(shù)據(jù)可以字節(jié)形式交給后續(xù)電路直接處理或送到8 B/10 B解碼電路進(jìn)行解碼及再處理。

　　在高速速率下，為了增強(qiáng)信號(hào)可靠性，收發(fā)器重定時(shí)后的數(shù)據(jù)，即解復(fù)用電路的輸入數(shù)據(jù)為差分?jǐn)?shù)據(jù)，工作時(shí)鐘也為差分形式；為了降低設(shè)計(jì)難度，采用半速率結(jié)構(gòu)，前端解復(fù)用電路為1∶2解復(fù)用，即時(shí)鐘頻率為  1.25 GHz。根據(jù)前面的分析，1∶2解復(fù)用后的兩路數(shù)據(jù)分別送入兩個(gè)多相時(shí)鐘型的1∶4/1∶5解復(fù)用電路，兩級(jí)級(jí)聯(lián)完成1∶8/1∶10的串并轉(zhuǎn)換。設(shè)計(jì)的難點(diǎn)包括高速數(shù)據(jù)的1∶2解復(fù)用、時(shí)鐘分頻的相位控制與占空比調(diào)節(jié)、數(shù)據(jù)的輪換存儲(chǔ)與同步輸出。

　　由于電流模式邏輯電路相比傳統(tǒng)的CMOS電路可以在更低的信號(hào)擺幅情況下工作在更高的頻率[4]，前端1∶2解復(fù)用電路采用CML邏輯實(shí)現(xiàn)。

　　由于分頻電路要能對(duì)時(shí)鐘進(jìn)行雙模4/5分頻，即支持偶數(shù)/奇數(shù)分頻，那么采用常規(guī)的二進(jìn)制計(jì)數(shù)分頻方法，若只對(duì)上升沿或下降沿計(jì)數(shù)顯然不行；若進(jìn)行雙沿計(jì)數(shù)，有兩個(gè)不足，一是對(duì)時(shí)鐘的占空比（Duty Cycle）要求高，二是常規(guī)二進(jìn)制計(jì)數(shù)器復(fù)位路徑上的延時(shí)限制了電路工作的速度[5]。因此考慮環(huán)形和扭環(huán)形計(jì)數(shù)器，但兩者都不能滿(mǎn)足奇數(shù)分頻的需要。由于鎖存器對(duì)采樣數(shù)據(jù)的保持時(shí)間是半個(gè)時(shí)鐘周期，而對(duì)半個(gè)時(shí)鐘周期計(jì)數(shù)可以實(shí)現(xiàn)4/5分頻，因此考慮采用由鎖存器實(shí)現(xiàn)扭環(huán)計(jì)數(shù)的類(lèi)扭環(huán)形計(jì)數(shù)器，并輔以相應(yīng)控制邏輯，實(shí)現(xiàn)時(shí)鐘的4/5分頻以及占空比調(diào)節(jié)，滿(mǎn)足當(dāng)進(jìn)行4分頻時(shí)，分頻時(shí)鐘占空比為1∶3，當(dāng)進(jìn)行5分頻時(shí)，分頻時(shí)鐘占空比為1∶4。

　　對(duì)于多相時(shí)鐘型結(jié)構(gòu)的1∶4/1∶5解復(fù)用，需要考慮兩路數(shù)據(jù)輪換存儲(chǔ)時(shí)的相位控制、數(shù)據(jù)采樣和同步輸出問(wèn)題。由于1∶4/1∶5解復(fù)用的數(shù)據(jù)對(duì)象是兩路經(jīng)差分時(shí)鐘完成1∶2解復(fù)用后的數(shù)據(jù)，因此對(duì)其采樣的時(shí)鐘相位間隔應(yīng)為400 ps，即分頻前時(shí)鐘周期的一半；而對(duì)每路數(shù)據(jù)相鄰采樣的間隔為數(shù)據(jù)位周期，即800 ps，兩路數(shù)據(jù)交替采樣。因此考慮采用鎖存器完成分頻后時(shí)鐘的相位控制，即用1.25 GHz的時(shí)鐘對(duì)分頻后時(shí)鐘用鎖存器級(jí)聯(lián)采樣，實(shí)現(xiàn)交替采樣鏈上采樣時(shí)鐘的相位控制和對(duì)輸入數(shù)據(jù)的正確采樣。對(duì)于同步輸出問(wèn)題，由于總體采用半速率結(jié)構(gòu)，因此需要讓同步輸出寄存器工作的觸發(fā)條件分組相反。為實(shí)現(xiàn)1∶8/1∶10解復(fù)用，設(shè)置10個(gè)同步寄存器，5個(gè)一組，每組最后一個(gè)寄存器的輸出在進(jìn)行1∶8解復(fù)用時(shí)忽略。

　　1.2 電路設(shè)計(jì)

　　綜合上述分析，所設(shè)計(jì)的解復(fù)用電路由1∶2解復(fù)用電路、時(shí)鐘分頻電路和多相時(shí)鐘型解復(fù)用電路構(gòu)成，如圖1所示。其中，1∶2 Demultiplexer為1∶2解復(fù)用電路，CK_DIVIDER為時(shí)鐘分頻電路，MultiPhase Demultiplexer為多相時(shí)鐘型解復(fù)用電路，DataP/DataN為差分輸入數(shù)據(jù)，位周期為400 ps；CLK/CLKN為互補(bǔ)時(shí)鐘，周期為800 ps；Mode為解復(fù)用工作模式。Mode=0，完成時(shí)鐘4分頻和輸入數(shù)據(jù)的1∶8解復(fù)用；Mode=1，完成時(shí)鐘5分頻和輸入數(shù)據(jù)的1∶10解復(fù)用。下面具體描述各單元電路的設(shè)計(jì)。

　　1.2.1 前端1∶2解復(fù)用電路

　　對(duì)于采用半速率結(jié)構(gòu)的高速串行解復(fù)用而言，整個(gè)電路性能主要受前端1∶2解復(fù)用電路的限制，同時(shí)考慮到為了增強(qiáng)信號(hào)可靠性，待處理的輸入數(shù)據(jù)為差分?jǐn)?shù)據(jù)。1∶2解復(fù)用電路采用類(lèi)并行結(jié)構(gòu)，。其中，unitdemux1_2為采用電流模式邏輯結(jié)構(gòu)的解復(fù)用電路單元，如圖2（b）所示。其工作原理可以描述為：NMOS管N1L可以看作開(kāi)關(guān)使用，在時(shí)鐘CKP為低電平期間截止，由N2L、N3L、P1L和P2L構(gòu)成的輸入級(jí)處于保持模式，N4L和N5L的漏極被充電到高電平；在時(shí)鐘CKP為高電平期間導(dǎo)通，輸入級(jí)處于透明狀態(tài)，電路接收差分輸入數(shù)據(jù)Din_P和Din_N。電路中由P4L和P6L構(gòu)成的正反饋電路對(duì)前級(jí)起到鎖存作用，可以加速輸出數(shù)據(jù)的翻轉(zhuǎn)，提高轉(zhuǎn)換速率；左下角的8個(gè)晶體管構(gòu)成平衡負(fù)載電路，可以保證N4L和N5L輸出線(xiàn)上的負(fù)載對(duì)稱(chēng)。輸入數(shù)據(jù)在時(shí)鐘信號(hào)控制下送到輸出Dout，輸出數(shù)據(jù)與輸入數(shù)據(jù)反相。

　　1.2.2 分頻電路

　　分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路，應(yīng)用廣泛，有很多類(lèi)似的論述[6-8]。根據(jù)不同設(shè)計(jì)的需要，有偶數(shù)分頻、奇數(shù)分頻和小數(shù)分頻等；此外，根據(jù)占空比的不同又分為等占空比分頻和非等占空比分頻。在同一個(gè)設(shè)計(jì)中有時(shí)要求多種形式的分頻。在該解復(fù)用電路中需要4/5雙模時(shí)鐘分頻電路，根據(jù)前面分析的解復(fù)用電路的總體設(shè)計(jì)思路，采用由鎖存器組成的類(lèi)扭環(huán)形計(jì)數(shù)器實(shí)現(xiàn)時(shí)鐘分頻。鎖存器每級(jí)的保持時(shí)間為半個(gè)時(shí)鐘周期，因此經(jīng)兩級(jí)鎖存器延遲1個(gè)時(shí)鐘周期，經(jīng)3級(jí)延遲1.5個(gè)周期，經(jīng)4級(jí)延遲2個(gè)時(shí)鐘周期，……，依次類(lèi)推。時(shí)鐘分頻電路要實(shí)現(xiàn)可控制的4分頻或5分頻，同時(shí)還要使占空比滿(mǎn)足要求，因此可以通過(guò)相應(yīng)的控制、反饋邏輯，讓輸出時(shí)鐘信號(hào)滿(mǎn)足需要的相位關(guān)系。時(shí)鐘分頻模塊頂層電路圖，時(shí)鐘分頻模塊由一個(gè)類(lèi)扭環(huán)計(jì)數(shù)器和相應(yīng)組合邏輯、反饋網(wǎng)絡(luò)組成。類(lèi)扭環(huán)計(jì)數(shù)器是該電路的核心，其工作時(shí)序如圖所示。為直觀起見(jiàn)，中用div4表示Mode=0時(shí)的4分頻信號(hào)，用div5表示Mode=1時(shí)的5分頻信號(hào)，陰影部分表示不確定狀態(tài)。

　　當(dāng)控制信號(hào)Mode＝0，即對(duì)時(shí)鐘進(jìn)行4分頻時(shí)，類(lèi)扭環(huán)計(jì)數(shù)器的工作路徑是1s→2s→3s→4s→9s→10s→1s，從其工作過(guò)程可以看出，分頻后時(shí)鐘的周期是輸入時(shí)鐘的4倍（8×T/2=4T），即4分頻。為了實(shí)現(xiàn)相應(yīng)的時(shí)鐘占空比要求，結(jié)合圖4和上述分析中可知，輸出時(shí)鐘信號(hào)：clk_4_5=2s，其占空比＝1∶1；clk_4_5_N=2s，其占空比＝1∶1；clk_4_1：3_5_1∶4=3s·10s，其占空比＝1：3。

　　當(dāng)控制信號(hào)Mode＝1，即對(duì)時(shí)鐘進(jìn)行5分頻時(shí)，類(lèi)扭環(huán)計(jì)數(shù)器的工作路徑是1s→2s→3s→4s→5s→6s→7s→8s→9s→10s→1s，從其工作過(guò)程可以看出，分頻后時(shí)鐘的周期是輸入時(shí)鐘的5倍（10×T/2=5T），即5分頻。為了實(shí)現(xiàn)相應(yīng)的時(shí)鐘占空比要求，結(jié)合圖4和上述分析可知，輸出時(shí)鐘信號(hào)：clk_4_5=2s，其占空比＝3∶2；clk_4_5_N=2s，其占空比＝2∶3；clk_4_1∶3_5_1∶4=3s·10s，其占空比＝1∶4。

　　對(duì)于時(shí)鐘信號(hào)clk_4_5和clk_4_5_N，其占空比應(yīng)為1∶1，需要在2s信號(hào)輸出前將其通過(guò)由緩沖器鏈組成的占空比調(diào)整電路，達(dá)到預(yù)期要求。

　　1.2.3 1∶4/1∶5解復(fù)用電路

　　1∶4/1∶5解復(fù)用電路依據(jù)時(shí)鐘分頻模塊產(chǎn)生的時(shí)鐘對(duì)1∶2解復(fù)用電路輸出的兩路數(shù)據(jù)完成1∶4/1∶5的分接，根據(jù)前面的分析，采用多相時(shí)鐘型結(jié)構(gòu)，由相位控制鏈、交替存儲(chǔ)鏈和同步輸出鏈3部分組成，如圖5所示。相位存儲(chǔ)鏈（I10~I19）負(fù)責(zé)為交替存儲(chǔ)鏈的采樣鎖存器提供相位合適的時(shí)鐘信號(hào)，在1.25 GHz時(shí)鐘作用下對(duì)分頻電路產(chǎn)生的非等占空比時(shí)鐘，即Mode=0時(shí)的占空比為1∶3的4分頻時(shí)鐘和Mode=1時(shí)的占空比為1∶4的5分頻時(shí)鐘，進(jìn)行相位控制，由工作時(shí)序依次相反的鎖存器組成，逐級(jí)延遲1.25 GHz時(shí)鐘的半個(gè)周期，即400 ps；交替存儲(chǔ)鏈（I20~I29）在相位控制鏈提供的時(shí)鐘作用下完成兩路串行數(shù)據(jù)的輪換采樣，相鄰兩級(jí)鎖存器的采樣電平相反；同步輸出鏈（I30~I39）在時(shí)鐘分頻電路提供的等占空比時(shí)鐘作用下完成對(duì)采樣數(shù)據(jù)的同步輸出，由于分頻時(shí)鐘周期是串行輸入數(shù)據(jù)位周期的4倍（或5倍），而要進(jìn)行的是1∶8（或1∶10）的串并轉(zhuǎn)換，因此同步輸出寄存器的工作時(shí)序分組相反。

　　2 電路仿真

　　為驗(yàn)證電路的功能，采用Cadence的Spectre電路仿真工具，在SMIC 0.18 ?滋m CMOS工藝下對(duì)所設(shè)計(jì)電路進(jìn)行仿真；同時(shí)為保證仿真數(shù)據(jù)的隨機(jī)性，在頂層仿真時(shí)采用Spectre-Verilog進(jìn)行數(shù)模混合仿真[9-11]。

　　2.1 前端1∶2解復(fù)用電路

　　對(duì)圖2所示的解復(fù)用模塊進(jìn)行仿真，輸入為由互補(bǔ)的PWL分段線(xiàn)性源指定的位周期為400 ps的差分?jǐn)?shù)據(jù)，采用周期T=800 ps，上升時(shí)間和下降時(shí)間為tr=tf=40 ps的脈沖電壓源作為時(shí)鐘信號(hào)，仿真結(jié)果如圖6所示。從圖中可以看出，有效數(shù)據(jù)部分從時(shí)鐘的第二個(gè)高脈沖開(kāi)始，從仿真結(jié)果可知，解復(fù)用電路可以正常實(shí)現(xiàn)數(shù)據(jù)1∶2的串并轉(zhuǎn)換。

　　2.2 時(shí)鐘分頻電路

　　采用Cadence公司的Spectre仿真工具在SMIC 0.18 ?滋m CMOS工藝下對(duì)時(shí)鐘分頻電路進(jìn)行仿真，可得仿真波形如圖7所示。從圖7中可以看出，Mode為低時(shí)進(jìn)行4分頻，經(jīng)測(cè)量分頻后時(shí)鐘周期為3.200 01 ns；Mode為高時(shí)進(jìn)行5分頻，經(jīng)測(cè)量分頻后時(shí)鐘周期為4.000 03 ns；且對(duì)于用于后續(xù)電路的采樣時(shí)鐘其占空比亦達(dá)到設(shè)計(jì)要求，4/5分頻時(shí)占空比分別為1∶3和1∶4。因此時(shí)鐘分頻和相位控制電路符合要求。

　　2.3 頂層解復(fù)用電路

　　整個(gè)解復(fù)用電路的頂層輸入信號(hào)為DataP、DataN、CLK、CLKN、Mode、Rst，現(xiàn)對(duì)整個(gè)電路進(jìn)行晶體管級(jí)仿真。分別為CLK、CLKN、Mode、Rst施加模擬信號(hào)源，其中CLK和CLKN為互補(bǔ)的脈沖源，周期為800 ps，上升、下降時(shí)間為10 ps，脈沖寬度為390 ps；Mode和Rst為分段線(xiàn)性源。為保證測(cè)試數(shù)據(jù)信號(hào)的隨機(jī)性、全面性，基于數(shù)模混合仿真的方法采用Spectre-Verilog對(duì)電路進(jìn)行驗(yàn)證，利用Verilog HDL語(yǔ)言描述一個(gè)PRBS序列作為輸入數(shù)據(jù)加載到DataP上，DataN與其反相。仿真結(jié)果如圖8所示，對(duì)于偽隨機(jī)數(shù)據(jù)輸入，可以實(shí)現(xiàn)雙模的1∶8/1∶10串并轉(zhuǎn)換。

　　本文針對(duì)高速收發(fā)器應(yīng)用研究了一種半速率結(jié)構(gòu)的2.5 Gb/s 1∶8/1∶10模式可選的解復(fù)用電路?；陔娏髂Ｊ竭壿婥ML（Current Mode Logic）設(shè)計(jì)了前端1∶2解復(fù)用電路；基于鎖存器和反饋邏輯設(shè)計(jì)了占空比為1∶3/1∶4可選以及1∶1的時(shí)鐘4/5分頻電路；通過(guò)精確的相位控制設(shè)計(jì)了由相位控制鏈、交替存儲(chǔ)鏈和同步輸出鏈構(gòu)成的1∶4/1∶5解復(fù)用電路，與前級(jí)1∶2解復(fù)用級(jí)聯(lián)實(shí)現(xiàn)了1∶8/1∶10解復(fù)用功能。該電路將2.5 Gb/s串行數(shù)據(jù)轉(zhuǎn)化為8路/10路312.5 MHz/250 MHz的低速并行數(shù)據(jù)，以字節(jié)形式交給后續(xù)電路直接處理或送到8 B/10 B解碼電路進(jìn)行解碼及再處理。最后采用SMIC 0.18 ?滋m CMOS完成電路設(shè)計(jì)，并通過(guò)Spectre-Verilog進(jìn)行數(shù)模混合仿真，保證了電路驗(yàn)證的完備性。結(jié)果表明，該電路能可靠工作，符合設(shè)計(jì)要求。

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