《電子技術應用》
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基于改進DDS算法的任意信號發(fā)生器設計
2015年電子技術應用第6期
衛(wèi) 恒,王德功,劉 揚,朱 敏
空軍航空大學 信息對抗系,吉林 長春130022
摘要: 針對傳統(tǒng)直接數(shù)字頻率合成(DDS)算法存在的幅度量化誤差、相位截斷誤差問題,提出了一種混合利用信號對稱性+Sunderland構造對數(shù)據(jù)ROM進行壓縮的方法,用來增大數(shù)據(jù)ROM的存儲量,同時采用改進型相位抖動注入法抑制相位截斷誤差。硬件電路部分設計了幅頻校正電路,對信號進行校正,保證了信號幅度的穩(wěn)定輸出。測試結果表明,信號發(fā)生器可以輸出高速、穩(wěn)定、低衰減、低雜散的任意波形,輸出信號頻率范圍為1 MHz~30 MHz,幅度峰峰值為40 mV~6.7 V。
中圖分類號: TN91
文獻標識碼: A
文章編號: 0258-7998(2015)06-0038-04
Design of arbitrary signal generator based on improved DDS algorithm
Wei Heng,Wang Degong,Liu Yang,Zhu Min
Department of Information Countermeasure,Aviation University of Air Force,Changchun 130022,China
Abstract: Aimming at the traditional direct digital frequency synthesis(DDS) algorithm problem of amplitude quantization error, this paper proposed a method to compress the ROM data using a mixed signal symmetry +Sunderland structure to increase the amount of ROM, and uses the improved phase jitter injection method to suppress the phase truncation error. The part of hardware, design of amplitude frequency correction circuit to modify the signal, ensured the stability of the output signal amplitude. The test results show that, the signal generator can output arbitrary waveform with high speed, stable, low attenuation, low spurious, frequency range of output signal is 1 MHz~30 MHz,the amplitude of peak 40 mV~6.7 V.
Key words : direct digital synthesizer;arbitrary signal generator;stray analysis;delay jitter method;LC correction circuit

   

0 引言

    近年來,隨著數(shù)字電視、通信雷達、航空航天等領域技術的快速發(fā)展,對信號發(fā)生器的要求也越來越高,在一些特殊場合,傳統(tǒng)的信號發(fā)生器已經難以滿足設計的需求[1]。直接數(shù)字頻率合成(DDS)技術自問世以來,由于其具有相對帶寬大、低成本、高分辨率和快速轉換時間等優(yōu)點[2],得到了越來越多的重視和應用。但DDS技術輸出雜散多而且抑制不強成為限制其發(fā)展應用的關鍵所在。傳統(tǒng)的DDS設計中,雜散抑制僅僅通過低通濾波器,可以在一定程度上濾除部分雜散,但在某些高頻信號中無法滿足要求。文獻[3]提出了利用信號對稱性進行波形數(shù)據(jù)ROM壓縮,雖然在根本上抑制了相位截斷誤差和幅度量化誤差,但由于只能壓縮到原有的1/4,效果不是非常明顯。文獻[4]提出了相位擾動技術來抑制相位截斷誤差,但是只對邊帶雜散有抑制,對底邊的雜散抑制不明顯。本文針對幅度量化誤差和相位截斷誤差,應用基于對稱性+Sunderland構造對數(shù)據(jù)ROM進行壓縮,可以將其壓縮為原來的1/12。同時設計了延時抖動法LC校正電路對相位截斷誤差和幅度量化誤差進行了有效的抑制。

1 DDS基本原理及雜散分析

1.1 DDS基本原理

    直接數(shù)字頻率合成器(DDS)基本原理如圖1所示。

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    DDS一般由基準時鐘源、相位累加器、相位調制器、波形存儲器、幅度調制器、D/A轉換器和低通濾波器LPF組成[5]。整個系統(tǒng)在相同時鐘clk控制下,在每個時鐘周期,頻率控制字M與N位相位累加器進行1次累加運算。相位累加器輸出的相位作為地址送到數(shù)據(jù)ROM表,尋址存在ROM的波形幅度量化值數(shù)據(jù),然后輸出,完成相位數(shù)據(jù)到幅度的變化,再經過低通濾波器處理后得到理想的波形。

1.2 DDS雜散分析

    由于芯片資源的限制,導致數(shù)據(jù)ROM無法做到足夠大,因此對幅度值進行了近似的存儲,幅度量化誤差就是由省略部分產生的。同時,因為要求產生的波形與幅度量化誤差具有相同的周期,所以幅度量化誤差不會引人其他的雜散。

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    由此可見,如果數(shù)據(jù)ROM多存儲一位,信噪比就改善約6.02 dB。

    也是因為數(shù)據(jù)ROM容量大小的限制,一般B取32位或48位,由相位累加器的高H位來尋址,這就導致舍去了L=B-H位,從而造成相位截斷誤差。

    設信號S(n)為:

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    對l(t)進行傅里葉級數(shù)展開得:

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    綜上所述,如果數(shù)據(jù)ROM舍位加一位,相位截斷誤差引起的雜散就會增加約6.02 dB。

    由以上幅度量化誤差和相位截斷誤差來源來看,對數(shù)據(jù)ROM的壓縮可以增大數(shù)據(jù)容量,從而有效地對雜散進行抑制。本文又分別設計了延時抖動法來對相位截斷誤差進行抑制,在外圍硬件部分設計幅頻校正電路對幅度進行了校正。

2 雜散抑制處理

2.1 基于對稱性的Sunderland數(shù)據(jù)ROM壓縮法

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2.2 延時疊加抖動法

    實際DDS實現(xiàn)中相對于幅度量化誤差相位截斷誤差影響更大,相位截斷誤差主要是由于誤差序列的周期性造成的,相位抖動法就是依靠打破這種周期性及與信號的相關性,使其從離散譜變成連續(xù)譜,從而達到抑制雜散的作用。同時針對主頻譜線的邊帶噪聲,設計了延時疊加法,提高了信號的信噪比,從而達到抑制雜散的作用。延時疊加抖動法結構如圖2所示。

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    設頻率控制字K=00000000000000000000000011111111,B=10,L=3進行Matlab仿真,分別得到沒有進行抑制的頻譜和添加了延時疊加抖動處理的頻譜,如圖3、圖4所示。

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    通過對圖3、圖4進行對比,可以明顯看到,加入延時抖動處理以后邊帶雜散被明顯抑制,同時底部噪聲也受到抑制。

2.3 幅頻校正電路設計

    由于幅度量化誤差的存在,以及元器件性能的限制,當頻率過高時會造成信號幅度的衰減,所以要想得到理想精度的波形需要對信號頻率進行校正,同時對信號進行適當?shù)姆糯蠡蛩p。利用LC振蕩電路在實際情況下諧振帶寬比較寬的特性,使得輸出的信號在其衰減的頻帶上與LC振蕩電路放大的頻帶相對應,起到對信號幅度進行補償?shù)淖饔?,從而使得輸出信號滿足精度要求。LC校正電路結構如圖5所示。

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3 系統(tǒng)總體設計方案

    系統(tǒng)以Altera公司的FPGA芯片EP4CE6E22C8為核心,以14位DAC芯片AD5682為模擬輸出。整個系統(tǒng)由FPGA提供統(tǒng)一的時鐘信號,通過上位機輸入所要產生的波形參數(shù)或選取已定制好的波形,通過串口通信與單片機進行通信,再由單片機將參數(shù)轉化為16位數(shù)據(jù)流發(fā)送到FPGA,最后經過FPGA運算,產生相應波形。系統(tǒng)總體設計方案如圖6所示。

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4 數(shù)據(jù)測試與結果分析

    完成設計后,采用北京普源精電公司的DS1052E型示波器對整個系統(tǒng)的功能進行了測試,測試參數(shù)如下所示:

    (1)波形:AM調制、脈沖調制、某型雷達測相信號。

    (2)頻率范圍:≤30 MHz。

    (3)幅度范圍:≤6.7 V。

    (4)幅度精度:0.01 V。

    圖7~圖8所示是從示波器上直接截取下來的圖像。

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    從實驗結果中可以看出,信號發(fā)生器能夠產生任意參數(shù)要求的波形,同時在產生正弦波等各種波形時曲線光滑,高頻階段沒有出現(xiàn)衰減誤差。實驗結果證明,信號發(fā)生器可以產生穩(wěn)定度高、雜散少的任意波形,最高可以產生50 MHz信號,峰峰值達到6.7 V。

5 結論

    本文從DDS雜散來源推導了雜散對整個波形的影響,應用了新型數(shù)據(jù)ROM壓縮方法從而擴大了取點的個數(shù),從根本上抑制了幅度量化誤差和相位截斷誤差;采用延遲抖動法對相位截斷誤差進行了有效的抑制;同時設計了LC校正電路,對出現(xiàn)的高頻幅度衰減進行補償,使波形達到設計要求。設計的任意信號發(fā)生器可以產生正弦波、方波、AM、脈沖調制以及其他任意波形。

參考文獻

[1] 冉子波,馬游春,劉紅雨,等.基于FPGA的三角波周期隨機變化數(shù)字信號發(fā)生器的設計[J].計算機測量與控制,2013,21(9):2604-2606.

[2] 李晨磊,竺小松,徐壯.基于無伸縮因子CORDIC算法的DDS設計[J].火力與指揮控制,2014,39(7):160-163.

[3] 李曉芳,常春波,高文華.基于FPGA的DDS算法的優(yōu)化[J].儀器儀表學報,2006,27(6):896-898.

[4] 黃旭偉.DDS雜散抑制技術研究[D].重慶:重慶大學,2007.

[5] 劉艷昌,左現(xiàn)剛,李國厚.基于FPGA的多功能信號發(fā)生器設計與實現(xiàn)[J].制造業(yè)自動化,2014,36(10):100-104.

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