0 引言

    隨著半導(dǎo)體制作工藝尺寸縮小到深亞微米量級，摩爾定律受到越來越多的挑戰(zhàn)。首先，互連線(尤其是全局互連線)延遲已經(jīng)遠(yuǎn)超過門延遲，,這標(biāo)志著半導(dǎo)體產(chǎn)業(yè)已經(jīng)從“晶體管時(shí)代”進(jìn)入到“互連線時(shí)代”。為此，國際半導(dǎo)體技術(shù)路線圖組織(ITRS)在 2005 年的技術(shù)路線圖中提出了“后摩爾定律”的概念?！昂竽柖伞睂l(fā)展轉(zhuǎn)向綜合創(chuàng)新，而不是耗費(fèi)巨資追求技術(shù)節(jié)點(diǎn)的推進(jìn)。尤其是基于TSV(Through Silicon Via)互連的三維集成技術(shù)，引發(fā)了集成電路發(fā)展的根本性改變。三維集成電路(Three-Dimensional Integrated Circuit，3D IC)可以將微機(jī)電系統(tǒng)(MEMS)、射頻模塊(RF module)、內(nèi)存(Memory)及處理器(Processor)等模塊集成在一個(gè)系統(tǒng)內(nèi)^[1]，如圖1所示，大大提高了系統(tǒng)的集成度，減小了功耗，提高了性能，因此被業(yè)界公認(rèn)為延續(xù)摩爾定律最有效的途徑之一，成為近年來研究的熱點(diǎn)。

    目前3D集成技術(shù)主要有如下三種：焊線連接(Wire-Bonding)、單片集成(Monolithic Integration)和TSV技術(shù)^[2]。焊線連接是一種直接而經(jīng)濟(jì)的集成技術(shù)，但僅限于不需要太多層間互連的低功率、低頻的集成電路。單片集成是在同一個(gè)襯底上制作多層器件的新技術(shù)，它的應(yīng)用受到工藝溫度要求很高和晶體管質(zhì)量較差等約束?；赥SV的3D集成可以實(shí)現(xiàn)短且密的層間互連，有效縮短了互連線長度，大大提高了系統(tǒng)集成度，降低了互連延時(shí)，提高了系統(tǒng)性能，縮小了封裝尺寸，高頻特性出色，芯片功耗降低(可將硅鍺芯片的功耗降低大約40%)，熱膨脹可靠性高，同時(shí)還實(shí)現(xiàn)了異構(gòu)集成，成為業(yè)界公認(rèn)使摩爾定律持續(xù)有效的有力保證，所以備受研究者的青睞。

1 TSV技術(shù)與相關(guān)工藝

1.1 TSV技術(shù)介紹

    TSV技術(shù)將在先進(jìn)的三維集成電路(3D IC)設(shè)計(jì)中提供多層芯片之間的互連功能^[3]。圖2給出了最早的TSV結(jié)構(gòu)示意圖,這是1958年諾貝爾獎(jiǎng)得主WilliamShockley提出的^[4]。它是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通，一般用導(dǎo)體材料鎢、鋁、銅、多晶硅或碳納米管構(gòu)成的互連線垂直穿過硅襯底以實(shí)現(xiàn)上下層芯片的信號互連^[5]，需要穿透組成疊層電路的各種材料以及很厚的硅襯底。TSV作為目前芯片互連的最新技術(shù)，使芯片在三維方向堆疊密度最大、芯片間的互連線最短、外形尺寸最小，大大改善芯片速度，產(chǎn)生低功耗性能。

    使用硅基板和TSV的三維堆疊的結(jié)構(gòu)如圖3所示。在 3D 芯片堆疊結(jié)構(gòu)中，為了充分利用三維集成電路的優(yōu)勢^[6]，硅通孔能縮短堆疊芯片之間的垂直互連，硅中介層是在相同襯底上途經(jīng)任何組件的硅襯底。TSV對通孔進(jìn)行金屬化處理，然后在孔上形成低熔點(diǎn)的凸點(diǎn)，使之成為導(dǎo)電通孔，再利用孔內(nèi)的金屬焊點(diǎn)以及金屬層進(jìn)行垂直方向的互連^[7]。與目前應(yīng)用于多層互連的通孔不同，TSV技術(shù)尺寸的一般要求如表1 所示。

    基于TSV的3D IC堆疊方式有三種，如圖4所示，第一種兩個(gè)晶圓都沒有切片，稱為晶圓到晶圓堆疊(Wafer-to-Wafer，W2W)，這種方式工藝簡單，產(chǎn)出效率最高，成本最低，但是優(yōu)良率最低；第二種方式是將切片后的晶片堆疊到晶圓上，稱為晶片到晶圓堆疊(Die-to-Wafer，D2W)；第三種方式是將切片后的兩層晶片堆疊在一起，稱為晶片到晶片堆疊(Die-to-Die，D2D)，這種方式使用已知良晶片(Known-Good-Die，KGD)優(yōu)良率最高，但是工藝最復(fù)雜，產(chǎn)出效率最低。

    TSV占據(jù)了相對較大硅片面積, 影響了器件密度、芯片布局和布線。通常TSV的深寬比是比較重要的工藝參數(shù)。較大范圍深寬比（TSV厚度和直徑）會引起局部熱膨脹錯(cuò)位，非線性熱應(yīng)力導(dǎo)致銅、硅和電介質(zhì)材料界面間失效，徑向應(yīng)力隨著TSV直徑增大直線增加，深寬比越大增加趨勢越陡。所以高深寬比TSV可以實(shí)現(xiàn)更短的互連長度和減小信號延遲，并能提高封裝密度和運(yùn)行性能，現(xiàn)在已經(jīng)成為3D設(shè)計(jì)中的關(guān)鍵技術(shù)之一。表2為TSV占用硅片面積隨其深寬比的變化情況，隨著深寬比的減小，TSV在晶片上占用總面積減小，TSV所占面積（相對集成電路面積)的比例越小。這樣可以減小對布線的影響。

1.2 TSV關(guān)鍵技術(shù)

    TSV的關(guān)鍵技術(shù)主要包括對準(zhǔn)技術(shù)、鍵合技術(shù)、晶圓減薄技術(shù)，下面對這幾種技術(shù)簡要介紹。

1.2.1 對準(zhǔn)技術(shù)

    對準(zhǔn)技術(shù)之所以關(guān)鍵是因?yàn)樗苯佑绊懼?D互連的密度和優(yōu)良率。對準(zhǔn)前先為待對準(zhǔn)的兩個(gè)硅片均選定兩個(gè)參考點(diǎn)，然后在顯微鏡下采用直接或者間接的方式進(jìn)行對準(zhǔn)。如果兩個(gè)硅片中有一個(gè)是對可見光或者紅外線透明的，可以采用直接對準(zhǔn)。對準(zhǔn)時(shí)先將兩個(gè)顯微鏡同時(shí)對準(zhǔn)兩個(gè)硅片，再移動(dòng)襯底來指導(dǎo)兩層上的兩個(gè)參考點(diǎn)精確對準(zhǔn)。當(dāng)兩個(gè)硅片都不對可見光或者紅外線透明，可以采用間接對準(zhǔn)方式。對準(zhǔn)時(shí)先將第一個(gè)硅片對準(zhǔn)到一個(gè)參考點(diǎn)上再抬高一定的距離，之后將第二層硅片對準(zhǔn)到同一個(gè)參考點(diǎn)上。一般來說，間接對準(zhǔn)沒有直接對準(zhǔn)的精確度高。

1.2.2 鍵合技術(shù)

    鍵合技術(shù)是借助各種化學(xué)和物理作用連接兩個(gè)或多個(gè)襯底或晶圓。如果鍵合失敗，整個(gè)電路就會失去功能。目前常見的鍵合技術(shù)有氧化物鍵合、金屬鍵合、粘合劑鍵合和焊接四種。

    氧化物鍵合是采用上下兩層芯片表面的隔離層(一般是SiO₂)進(jìn)行鍵合，主要特點(diǎn)是可以在低溫下鍵合，與半導(dǎo)體工藝兼容，但需要高質(zhì)量的化學(xué)機(jī)械拋光和事先復(fù)雜的硅片清潔。金屬鍵合可以同時(shí)實(shí)現(xiàn)機(jī)械連接和電連接，鍵合過程中不會產(chǎn)生多余的氣體。但是它通常采用銅或金作為金屬材料，對工藝溫度和壓力的要求比較高。粘合劑鍵合通常采用聚合物鍵合技術(shù)，對鍵合表面的粗糙程度不敏感，可以粘合任何材料，在較低的溫度下進(jìn)行并且與標(biāo)準(zhǔn)的CMOS工藝兼容。焊接是一種在印刷電路板上廣泛應(yīng)用的技術(shù)，也可以用于3D集成^[8]，主要用來同時(shí)實(shí)現(xiàn)機(jī)械連接和電連接。

1.2.3 晶圓減薄技術(shù)

    為了保證整體性能及可靠性，將晶圓/芯片進(jìn)行多層疊層鍵合，還必須滿足總封裝厚度要求，堆疊前對每層芯片進(jìn)行減薄處理。工藝上要求上層芯片的 TSV高度必須控制在幾十微米以內(nèi)。通過研磨的方式對晶片襯底進(jìn)行減薄，可以改善芯片散熱效果并且有利于后期封裝工藝。

    當(dāng)晶圓減薄至30 μm極限厚度時(shí)，要求表面和亞表面損傷盡可能小，一般采用機(jī)械磨削-化學(xué)機(jī)械拋光、機(jī)械磨削-濕式刻蝕、機(jī)械磨削-干法刻蝕、機(jī)械磨削-干式拋光等四種減薄工藝方案。

1.3 TSV關(guān)鍵工藝

    圖5為TSV工藝模型圖，從中可以看出TSV是連接底面焊料凸點(diǎn)和頂層Cu布線的關(guān)鍵通路，實(shí)現(xiàn)TSV的關(guān)鍵工藝有通孔蝕刻、銅大馬士革工藝、TSV通孔填充工藝等。

1.3.1 通孔刻蝕

    根據(jù)TSV制作的工藝順序，通孔工藝分為前通孔和后通孔^[9]。前通孔是在IC制造過程中制作通孔，又分為前道互連和后道互連^[10]。前道互連是在所有的CMOS工藝開始之前在空白的硅晶圓上，通過深度離子蝕刻(DRIE)實(shí)現(xiàn)。由于穿孔后必須承受后續(xù)工藝的大于1 000 ℃的熱沖擊，所以多數(shù)使用多晶硅作為通孔填充材料。后道互連是在制造流程中實(shí)現(xiàn)互連，一般采用金屬鎢或銅作為填充材料。后通孔是在制造完成之后制作通孔。

1.3.2 銅電泳（銅大馬士革）

    銅互連線是TSV技術(shù)中典型的互連線之一。對于大多數(shù)TSV，3D互連也采用銅大馬士革工藝實(shí)現(xiàn)^[11]。銅大馬士革（Cu-D）電沉積（ECD）是一項(xiàng)眾所周知的成熟工藝，主要用在TSV填充過程、涂點(diǎn)工藝、重分布層等的應(yīng)用開發(fā)。ECD流程包括反應(yīng)物被輸運(yùn)到生長表面，通過臨近表面的流體輸運(yùn)和流體邊界層的擴(kuò)散，在生長表面經(jīng)由抑制酶作用的吸附和電化學(xué)反應(yīng)實(shí)現(xiàn)沉積。

1.3.3 TSV填充

    TSV填充的反應(yīng)物是銅離子和其他幾種有機(jī)分子。TSV 填充需要一種無空隙、自底向上生長，才能保證在孔的開口被封死之前將其填滿，以確保電連接的可靠性。Cu電阻率較小，成為TSV通孔填充材料首選^[12]。通孔銅填充技術(shù)有磁控濺射、CVD、ALD（原子層淀積）、電鍍等，由于電鍍成本更低且淀積速度更快，銅電鍍工藝成為TSV通孔填充首選。均勻銅電鍍技術(shù)已經(jīng)被廣泛應(yīng)用于低成本圓片級封裝，電鍍時(shí)通孔側(cè)壁和底部均勻生長，凸出位置生長速度更快。如被用于深孔填充，底部未完成填充時(shí)通孔開口可能已封閉，就會形成電鍍空洞。均勻電鍍工藝不適用于小孔徑、高深寬TSV深孔填充。為滿足無孔洞銅電鍍，開發(fā)了“自底向上”電鍍工藝^[13]。

2 TSV互連技術(shù)可靠性分析

2.1 TSV可靠性分析的重要性

    3D IC采用三維堆疊的方式有效提高了系統(tǒng)的集成度，但是系統(tǒng)功率密度急劇增大，多層芯片堆疊對互連線的熱穩(wěn)定性要求越來越高，3D IC面臨嚴(yán)重的散熱問題，已經(jīng)成為限制三維集成技術(shù)發(fā)展的瓶頸^[14]。三維電路芯片單位表面積產(chǎn)生的功率遠(yuǎn)大于二維電路，如果沒有合適的冷卻設(shè)備，三維疊層芯片可能會過熱而燒壞。并且三維疊層封裝的空間太小，很難提供冷卻通道。薄芯片會導(dǎo)致芯片上有很大的溫度差，中間地帶會出現(xiàn)極高溫度的熱點(diǎn)。因此，對于三維集成電路來說，迫切需要低成本和高效率的熱設(shè)計(jì)準(zhǔn)則。如何有效實(shí)現(xiàn)三維集成電路中的熱管理^[15]，解決集成電路中散熱問題成為三維集成技術(shù)發(fā)展的關(guān)鍵。

    由于工藝和結(jié)構(gòu)的特殊性，TSV面臨的熱可靠性問題包括銅填充的TSV在周期性溫度變化的情況下由銅硅熱失配導(dǎo)致TSV開裂；TSV與凸點(diǎn)連接金屬間化合物在應(yīng)力作用下的斷裂；使用TSV多層堆疊的芯片的散熱問題等等。目前對TSV互連的可靠性研究仍然不夠充分，缺少相關(guān)的標(biāo)準(zhǔn)和可靠性數(shù)據(jù)。因此可靠性研究對TSV技術(shù)的發(fā)展和應(yīng)用有著十分重要的意義。

2.2 TSV可靠性分析的研究現(xiàn)狀

    3D IC的TSV互連技術(shù)能夠?yàn)榧呻娐贩庋b提供更短的互連線，帶來更好的性能和更高的封裝效率。目前TSV互連技術(shù)可靠性在消費(fèi)電子、航空航天等領(lǐng)域也引起重視。

    為了解決3D IC中的散熱問題，已經(jīng)有研究3D IC熱管理理論建模方面研究，采用3D IC溫度分布一維解析模型來估算其溫度^[16]，并將熱阻的概念擴(kuò)展成熱阻矩陣^[17]。SINGH S G等人提出導(dǎo)熱TSV技術(shù)，即TSV不用來傳輸電信號，而是作為散熱路徑將熱量傳導(dǎo)到底部熱沉中去^[18]。新加坡微電子中心研究人員用液體循環(huán)系統(tǒng)將器件工作時(shí)產(chǎn)生的熱量轉(zhuǎn)移到熱沉中，該系統(tǒng)可將模塊中的熱應(yīng)力減少30%～50%，有效改善系統(tǒng)的性能^[19]。也有研究者利用具有良好導(dǎo)熱性的碳納米材料來構(gòu)造焊點(diǎn)^[20]或在電路中插入新型材料石墨稀[21]來實(shí)現(xiàn)3D IC的散熱管理。

2.3 熱應(yīng)力分析

    銅作為TSV填充的主要材料，對互連結(jié)構(gòu)的熱力學(xué)性能和可靠性具有決定性影響，因此對銅互連結(jié)構(gòu)的可靠性研究十分必要。銅作為互連材料的主要問題包括：熱膨脹導(dǎo)致互連結(jié)構(gòu)失效、尺寸效應(yīng)、阻擋層的影響以及高深寬比下互連結(jié)構(gòu)的可靠性。同時(shí)應(yīng)力梯度導(dǎo)致的銅互連中原子擴(kuò)散也將造成互連的應(yīng)力遷移失效。由于通孔填充材料和硅介質(zhì)的熱膨脹不匹配，在生產(chǎn)工藝和熱周期中TSV結(jié)構(gòu)會產(chǎn)生的熱應(yīng)力將會降低對應(yīng)力敏感產(chǎn)品的可靠性或促進(jìn)3D互連中的裂紋生長，此外熱膨脹不匹配也將導(dǎo)致熱耗散、誘導(dǎo)應(yīng)力、界面失效等。

    溫度的變化導(dǎo)致TSV結(jié)構(gòu)中的應(yīng)力和應(yīng)變，而這種應(yīng)變可以通過不同溫度下的XRD衍射峰的偏移來測得。圖6給出不同溫度下TSV結(jié)構(gòu)的應(yīng)力值。由圖可以看出當(dāng)溫度在50 ℃時(shí)，測試結(jié)果表現(xiàn)為接近零應(yīng)力狀態(tài)，并且銅的塑性形變發(fā)生在接近100 ℃的低溫條件下。

2.4 傳熱分析舉例

    一般的傳熱分析主要過程是先根據(jù)疊層電子封裝結(jié)構(gòu)的原理設(shè)計(jì)含TSV結(jié)構(gòu)不同模型，然后通過劃分網(wǎng)格，將參數(shù)代入模型，設(shè)置邊界條件，最后仿真得到TSV不同模型的溫度分布結(jié)果。將最高溫度統(tǒng)計(jì)出來，得出不同TSV間距下不同結(jié)構(gòu)的溫度分布曲線。理論計(jì)算時(shí)先根據(jù)熱阻規(guī)律建立模型熱路圖，再由材料和尺寸算出各個(gè)模塊的熱阻并比較分析。最后根據(jù)仿真結(jié)果和原因的分析，得出TSV工藝散熱性能結(jié)論。這里以含TSV的圓柱模型為例，說明TSV傳熱分析的過程。

2.4.1 仿真分析

    首先在ANSYS中建立一個(gè)TSV圓柱體模型，如圖7所示，圖7(a)為仿真俯視圖，圖7(b)圓柱模型的立體圖。建好模型后，通過劃分網(wǎng)格、參數(shù)代入、邊界條件設(shè)置等，仿真得到溫度分布圖。圖8為TSV間距為0.2 mm圓柱體模型。圖9為該圓柱體模型的溫度分布圖。

    這里為了更好地仿真?zhèn)鳠岬男Ч€分別設(shè)計(jì)了在TSV大圓和小圓上加上熱源的情況，然后將不同情況下的最高溫度統(tǒng)計(jì)出來，得出不同TSV間距下不同結(jié)構(gòu)的溫度分布曲線。如圖10 所示，從圖中可以看出隨著TSV間距的增大，最高溫度隨之上升，散熱效果下降。

2.4.2 理論計(jì)算

    應(yīng)用于三維疊層封裝的硅通孔（TSV）建模及傳熱分析計(jì)算過程如下：先根據(jù)熱阻規(guī)律建立模型熱路圖，如圖11 所示。

    再由材料和尺寸計(jì)算各個(gè)模塊的熱阻。熱阻是指熱量傳遞通道上兩個(gè)參點(diǎn)之間的溫度差與兩點(diǎn)間熱量傳輸速率的比值^[22]，如式（1）所示：

    其中：R為兩點(diǎn)間的熱阻（℃/W或K/W），?駐T為兩點(diǎn)間的溫度差（℃），P為兩點(diǎn)間熱量傳遞速率（W）。導(dǎo)熱基本公式如式（2）所示^[23]：

    其中：L為熱傳導(dǎo)距離（m），S為熱傳導(dǎo)通道的截面積（m²），λ為熱傳導(dǎo)系數(shù)（W/m℃）。根據(jù)式(1)和式(2)，得熱傳導(dǎo)模型的熱阻計(jì)算公式，如式（3）所示：

    由式(3)可得熱阻由L（長度）、λ（導(dǎo)熱系數(shù)）和S（截面積）共同決定。由于兩工藝的芯片部分的截面積相等，λ為材料固有參數(shù)。

    熱阻隨L變化而變化，L越大熱阻越大，所以可通過改變L來改變熱阻。越短的熱傳導(dǎo)距離、越大的截面積、越高的熱傳導(dǎo)系數(shù)都會引起熱阻的降低，這要求設(shè)計(jì)合理的封裝結(jié)構(gòu)和選擇合適的材料。

3 TSV技術(shù)市場化動(dòng)態(tài)和展望

    據(jù)法國調(diào)查公司提供，到2015年，邏輯和存儲器方面的應(yīng)用占TSV應(yīng)用的比例將大于30%，接觸式圖像傳感器、微機(jī)電系統(tǒng)，傳感器占30%的市場，存儲器堆疊形成的動(dòng)態(tài)隨機(jī)存取存儲器和閃存芯片占20%的市場。根據(jù)國際半導(dǎo)體技術(shù)路線圖ITRS的預(yù)測，TSV技術(shù)將在垂直方向堆疊層數(shù)、硅品圓片厚度、硅穿孔直徑、引腳間距等方面繼續(xù)向微細(xì)化方向發(fā)展。如堆疊層數(shù)一般為3～7層，最多可達(dá)14層，圓片減薄一般為20～50 μm，最多可達(dá)8 μm，通孔直徑達(dá)一般為4 μm，最小可達(dá)1.6 μm，引腳間距一般為10 μm，最小可達(dá)3.3 μm。

    目前，TSV技術(shù)主要應(yīng)用在內(nèi)存條、MEMS、CPU、DRAM、FLASH、CIS、RF等產(chǎn)品當(dāng)中。2009年3月，意法半導(dǎo)體推出首款集成擴(kuò)展景深（EDoF）功能的1/4英寸光學(xué)格式3百萬像素Raw Bayer傳感器。2010年11月，F(xiàn)PGA廠商賽靈思采用堆疊硅片互連技術(shù)（SSI）和通硅孔TSV，將四個(gè)不同F(xiàn)PGA芯片在無源硅中介上互連，生產(chǎn)出含68億個(gè)晶體管、200萬個(gè)邏輯單元。2010年12月，臺積電(TSMC)公開了采用TSV三維積層半導(dǎo)體芯片的量產(chǎn)化措施，采用TSV、再布線層以及微焊點(diǎn)等技術(shù)，制作了三維積層有半導(dǎo)體芯片和300 mm晶圓的模塊，并評測了三維積層技術(shù)對元件性能和可靠性的影響。美國升特信號半導(dǎo)體公司（Semtech）和IBM聯(lián)手，運(yùn)用3D TSV 技術(shù)開發(fā)高性能的集成ADC/DSP平臺。2011年3月，韓國海力士半導(dǎo)體最先采用TSV技術(shù)，開發(fā)出晶圓級封裝二維積層技術(shù)，并成功層疊了8層40 nm級2Gbit DDR3 DRAM芯片，最大容量達(dá)到64 GB。2011年8月，三星電子發(fā)布了內(nèi)存產(chǎn)品方面節(jié)能型單條32 GB DDR3服務(wù)器內(nèi)存模組，使用30 nm級別工藝制造的DRAM顆粒，運(yùn)行頻率為DDR3-1 333 MHz，功率只有4.5 W，比其普通30 nm級別工藝的LRDIMM產(chǎn)品功耗平均低約30%，稱為“企業(yè)服務(wù)器用內(nèi)存產(chǎn)品中功耗最低級別”。2011年10月，意法半導(dǎo)體宣布將TSV技術(shù)引入MEMS芯片量產(chǎn)，在其多款MEMS產(chǎn)品如智能傳感器、多軸慣性模塊內(nèi)應(yīng)用。2012年2月，美國佐治亞理工學(xué)院、韓國KAIST大學(xué)和Amkor Technology公司在“ISSCC 2012”上，共同發(fā)布了將277 MHz驅(qū)動(dòng)的64核處理器芯片以及容量為256 KB的SRAM芯片三維層疊后構(gòu)筑而成的處理器子系統(tǒng)“3D-MAPS：3D Massively Parallel Processor with Stacked Memory”。

    應(yīng)用通硅孔(TSV)技術(shù)的三維集成電路(3D IC)為半導(dǎo)體業(yè)界提供全新境界的效率、功耗、效能及體積優(yōu)勢?，F(xiàn)在TSV的廣泛使用，將再度引發(fā)產(chǎn)業(yè)的變革，讓一些研究中的創(chuàng)新技術(shù)如醫(yī)學(xué)上的人工視網(wǎng)膜、能源應(yīng)用上的智能塵(Smart Dust)傳感器等，能夠成為人們生活中經(jīng)常被使用的產(chǎn)品。TSV技術(shù)已經(jīng)成為微電子領(lǐng)域的熱點(diǎn)，也是未來發(fā)展的必然趨勢，運(yùn)用它將會使電子產(chǎn)品獲得高性能、低成本、低功耗和多功能性。

4 總結(jié)

    本文主要對3D IC的關(guān)鍵技術(shù)——TSV技術(shù)進(jìn)行了系統(tǒng)的介紹，包括TSV技術(shù)的特點(diǎn)，關(guān)鍵技術(shù)，關(guān)鍵工藝，TSV互連技術(shù)可靠性分析。通過舉例說明了TSV的傳熱分析過程。最后對TSV技術(shù)市場化動(dòng)態(tài)和未來進(jìn)行了展望：TSV作為目前芯片互連的最新技術(shù)，將成為3D IC發(fā)展的必然趨勢。

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參考文獻(xiàn)9-23因字符有限,此處略掉.